JPH03104319A - 誤り検出回路 - Google Patents
誤り検出回路Info
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- JPH03104319A JPH03104319A JP24307589A JP24307589A JPH03104319A JP H03104319 A JPH03104319 A JP H03104319A JP 24307589 A JP24307589 A JP 24307589A JP 24307589 A JP24307589 A JP 24307589A JP H03104319 A JPH03104319 A JP H03104319A
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- JP
- Japan
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- 238000001514 detection method Methods 0.000 title claims abstract description 35
- 238000010586 diagram Methods 0.000 description 6
- 238000012544 monitoring process Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 2
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルデータ通信における誤り検出回路に
利用され、特に、５Ｂ６Ｂ符号則に従った信号のビット
誤りを検出する誤り検出回路に関する。
利用され、特に、５Ｂ６Ｂ符号則に従った信号のビット
誤りを検出する誤り検出回路に関する。
本発明は、５Ｂ６Ｂ符号則に従う信号のビット誤りを検
出する誤り検出回路において、５Ｂ６Ｂ符号則に従う信
号の２ビットのディスパリティを監視し誤りを検出する
ようにすることにより、 回路構戊の簡単化を図ったものである。
出する誤り検出回路において、５Ｂ６Ｂ符号則に従う信
号の２ビットのディスパリティを監視し誤りを検出する
ようにすることにより、 回路構戊の簡単化を図ったものである。
第３図は信号が５Ｂ６Ｂ符号則に従う場合のビット誤り
を検出する従来の誤り検出回路の一例を示す回路図、な
らびに第４図は５Ｂ６Ｂ符号則の状態遷移図である。
を検出する従来の誤り検出回路の一例を示す回路図、な
らびに第４図は５Ｂ６Ｂ符号則の状態遷移図である。
５Ｂ６Ｂ符号則では、第４図に示すように、ステート１
およびステート２の二つの状態が存在し、入力データに
よって二つの状態を行き来する。ここで、符号則を満た
さないデータおよびデコードできないデータが入力され
た場合には、不確定状態（［Ｊｎｃｅｒｔａｉｎ）にス
テートを移し、エラーパルスを発出する。５Ｂ６Ｂの符
号則に従った６ビットの信号をデコードするときには、
そのビットの状態を表すディスパリテ４ （ｄ＝ｏ、
±２、Ｎｏ Ｃｏｄｅ（コードなし）を２ビットに符号
化）を伴って５ビットにデコードされる。
およびステート２の二つの状態が存在し、入力データに
よって二つの状態を行き来する。ここで、符号則を満た
さないデータおよびデコードできないデータが入力され
た場合には、不確定状態（［Ｊｎｃｅｒｔａｉｎ）にス
テートを移し、エラーパルスを発出する。５Ｂ６Ｂの符
号則に従った６ビットの信号をデコードするときには、
そのビットの状態を表すディスパリテ４ （ｄ＝ｏ、
±２、Ｎｏ Ｃｏｄｅ（コードなし）を２ビットに符号
化）を伴って５ビットにデコードされる。
第３図の従来例の誤り検出回路では、この２ビットディ
スパリティＳ１およびＳ２をそれぞれディスパリティ入
力端子３１および３２より入力し、クロツク入力端子３
３に入力されるクロックＣＬＫに従い検出を行い、エラ
ー出力端子６６よりエラー出力Ｅｒｒ Ｏｕｔを出力す
る。
スパリティＳ１およびＳ２をそれぞれディスパリティ入
力端子３１および３２より入力し、クロツク入力端子３
３に入力されるクロックＣＬＫに従い検出を行い、エラ
ー出力端子６６よりエラー出力Ｅｒｒ Ｏｕｔを出力す
る。
この従来例回路においては、現在どのステートにいるか
の監視を行うためのフラグ付与回路（第２図のフリップ
フロップ４４および４５〉が必要である。このため、現
在いるステートを決定するために、入力された２ビット
のディスパリティＳ１およびＳ２を四つに分け、前段階
のステートと今回入力されたディスパリティとを比較し
なければならず多くの論理素子が必要であった。
の監視を行うためのフラグ付与回路（第２図のフリップ
フロップ４４および４５〉が必要である。このため、現
在いるステートを決定するために、入力された２ビット
のディスパリティＳ１およびＳ２を四つに分け、前段階
のステートと今回入力されたディスパリティとを比較し
なければならず多くの論理素子が必要であった。
第３図において、３４、３５、４０〜４５、６１〜６３
はフリップフロップ、３６〜３９、５５〜５９、６５は
○Ｒ（論理和）ゲート、ならびに４６〜５４、６４はＮ
ＯＲ （否定的論理和）ゲートである。
はフリップフロップ、３６〜３９、５５〜５９、６５は
○Ｒ（論理和）ゲート、ならびに４６〜５４、６４はＮ
ＯＲ （否定的論理和）ゲートである。
前述したように従来の誤り検出回路では、現在いるステ
ートを決定するために、入力された２ビットのディスパ
リテイを四つに分け、前段階のステートと今回入力され
たディスパリティを比較することが必要で、多くの論理
素子を用いなければならない欠点がある。
ートを決定するために、入力された２ビットのディスパ
リテイを四つに分け、前段階のステートと今回入力され
たディスパリティを比較することが必要で、多くの論理
素子を用いなければならない欠点がある。
本発明の目的は、前記の欠点を除去することにより、簡
単な回路構或で５Ｂ６Ｂ符号則に従う信号のビット誤り
を検出できる誤り検出回路を提供することにある。
単な回路構或で５Ｂ６Ｂ符号則に従う信号のビット誤り
を検出できる誤り検出回路を提供することにある。
本発明は、５Ｂ６Ｂ符号則に従う信号の２ビットのディ
スパリティを入力する入力手段を備えた誤り検出回路に
おいて、前記入力手段に入力された２ビットのディスパ
リティについて５Ｂ６Ｂ符号則に従わない信号の誤りを
検出し第一のエラーパルスを出力する第一の誤り検出手
段と、前記入力手段の出力により前記誤り検出手段の動
作を制御する制御パルスを出力する制御手段と、前記入
力手段に入力された２ビットのディスパリティがデコー
ドできないデータのディスパリティの場合第二のエラー
パルスを出力する第二の誤り検出手段と、前記第一のエ
ラーパルスと前記第二のエラーパルスとを合せたエラー
出力を出力する出力手段とを備えたことを特徴とする。
スパリティを入力する入力手段を備えた誤り検出回路に
おいて、前記入力手段に入力された２ビットのディスパ
リティについて５Ｂ６Ｂ符号則に従わない信号の誤りを
検出し第一のエラーパルスを出力する第一の誤り検出手
段と、前記入力手段の出力により前記誤り検出手段の動
作を制御する制御パルスを出力する制御手段と、前記入
力手段に入力された２ビットのディスパリティがデコー
ドできないデータのディスパリティの場合第二のエラー
パルスを出力する第二の誤り検出手段と、前記第一のエ
ラーパルスと前記第二のエラーパルスとを合せたエラー
出力を出力する出力手段とを備えたことを特徴とする。
第一の誤り検出手段は、２ビットのディスパリティにつ
いて５Ｂ６Ｂ符号則に従わない信号の誤りを検出して第
一のエラーパルスを出力する。制御手段は入力手段の出
力により前記第一の誤り検出手段が有効に動作するよう
に制御信号を出力して制御を行う。第二の誤り検出手段
は入力された２ビットのディスパリティがデコードでき
ないディスパリテイの場合に第二のエラーパルスを出力
する。そして、出力手段は前記第一および第二のエラー
パルスを合せてエラー出力として出力する。
いて５Ｂ６Ｂ符号則に従わない信号の誤りを検出して第
一のエラーパルスを出力する。制御手段は入力手段の出
力により前記第一の誤り検出手段が有効に動作するよう
に制御信号を出力して制御を行う。第二の誤り検出手段
は入力された２ビットのディスパリティがデコードでき
ないディスパリテイの場合に第二のエラーパルスを出力
する。そして、出力手段は前記第一および第二のエラー
パルスを合せてエラー出力として出力する。
すなわち、本発明においては従来のようにステートを監
視する代りに、ディスパリティを直接監視する構戊とな
るので、比較のための多数の論理素子を必要とせず、簡
単な回路構戒とすることができる。
視する代りに、ディスパリティを直接監視する構戊とな
るので、比較のための多数の論理素子を必要とせず、簡
単な回路構戒とすることができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
本実施例は、５Ｂ６Ｂ符号則に従う信号の２ビットのデ
ィスパリティＳ１およびＳ２をそれぞれディスパリティ
入力端子１および２に入力する入力手段２３を備えた誤
り検出回路において、本発明の特徴とするところの、入
力手段２３に入力された２ビットのディスパリティＳ１
およびＳ２について５Ｂ６Ｂ符号則に従わない信号の誤
りを検出し第一のエラーパルス３２を出力する第一の誤
り検出手段２４と、入力手段２３の出力により第一の誤
り検出手段２４の動作を制御する制御パルス３１を出力
する制御手段２５と、入力手段２３に入力された２ビッ
トのディスパリティＳ１およびＳ２がデコードできない
データのディスパリティの場合第二のエラーパルス３３
を出力する第二の誤り検出手段２６と、第一のエラーパ
ルス３２と第二のエラーバルス３３とを合せたエラー出
力εｒｒ Ｏｕｔを出力する出力手段２７とを備えてい
る。
ィスパリティＳ１およびＳ２をそれぞれディスパリティ
入力端子１および２に入力する入力手段２３を備えた誤
り検出回路において、本発明の特徴とするところの、入
力手段２３に入力された２ビットのディスパリティＳ１
およびＳ２について５Ｂ６Ｂ符号則に従わない信号の誤
りを検出し第一のエラーパルス３２を出力する第一の誤
り検出手段２４と、入力手段２３の出力により第一の誤
り検出手段２４の動作を制御する制御パルス３１を出力
する制御手段２５と、入力手段２３に入力された２ビッ
トのディスパリティＳ１およびＳ２がデコードできない
データのディスパリティの場合第二のエラーパルス３３
を出力する第二の誤り検出手段２６と、第一のエラーパ
ルス３２と第二のエラーバルス３３とを合せたエラー出
力εｒｒ Ｏｕｔを出力する出力手段２７とを備えてい
る。
入力手段２３は、フリップフロップ４および５を含み、
フリップフロップ４および５のＤ入力はそれぞれディス
パリティ入力端子１および２に接続され、クロック端子
Ｃはそれぞれクロック入力端子３に接続される。
フリップフロップ４および５のＤ入力はそれぞれディス
パリティ入力端子１および２に接続され、クロック端子
Ｃはそれぞれクロック入力端子３に接続される。
第一の誤り検出手段２４は、フリップフロップ６、７、
８および９、Ｅｘ一〇Ｒ（排他的論理和）ゲート１０お
よび１１、ＡＮＤ （論理積〉ゲート１２、Ｎ○Ｒ（否
定論理和）ゲート１３、ならびにバッファ１４を含み、
フリップフロップ６および７のＤ入力はそれぞれフリッ
プフロップ４および５のＱ出力に接続され、クロック端
子Ｃはそれぞれ制御パルス３１に接続され、セット端子
Ｓはそれぞれバッファ■４の出力に接続される。フリッ
プフロップ８および９のＤ入力はそれぞれフリップフロ
ップ６および７のＱ出力に接続され、クロック端子Ｃは
それぞれ制御パルス３１に接続される。Ｅｘ一〇Ｒゲー
ト１０の一方の入力はフリップフロップ６の入力に接続
され、他方の入力はフリップフロップ８のＱ出力に接続
され、Ｅｘ−○Ｒゲート１１の一方の入力はフリップフ
ロップ７のＱ出力に接続され、他方の入力はフリップフ
ロップ９のＱ出力に接続される。ＡＮＤゲート１２の一
方の入力はフリップフロップ６のＱ出力に接続され、他
方の入力はフリップフロップ７のＱ出力に接続される。
８および９、Ｅｘ一〇Ｒ（排他的論理和）ゲート１０お
よび１１、ＡＮＤ （論理積〉ゲート１２、Ｎ○Ｒ（否
定論理和）ゲート１３、ならびにバッファ１４を含み、
フリップフロップ６および７のＤ入力はそれぞれフリッ
プフロップ４および５のＱ出力に接続され、クロック端
子Ｃはそれぞれ制御パルス３１に接続され、セット端子
Ｓはそれぞれバッファ■４の出力に接続される。フリッ
プフロップ８および９のＤ入力はそれぞれフリップフロ
ップ６および７のＱ出力に接続され、クロック端子Ｃは
それぞれ制御パルス３１に接続される。Ｅｘ一〇Ｒゲー
ト１０の一方の入力はフリップフロップ６の入力に接続
され、他方の入力はフリップフロップ８のＱ出力に接続
され、Ｅｘ−○Ｒゲート１１の一方の入力はフリップフ
ロップ７のＱ出力に接続され、他方の入力はフリップフ
ロップ９のＱ出力に接続される。ＡＮＤゲート１２の一
方の入力はフリップフロップ６のＱ出力に接続され、他
方の入力はフリップフロップ７のＱ出力に接続される。
ＮＯＲゲート１３の三つの入力はそれぞれＥｘ一〇Ｒゲ
ー｝１０および１ｌの出力とＡＮＤゲー｝１２の出力と
に接続され、その出力はバッファｌ４の入力に接続され
第一のエラーパルス３２を出力する。
ー｝１０および１ｌの出力とＡＮＤゲー｝１２の出力と
に接続され、その出力はバッファｌ４の入力に接続され
第一のエラーパルス３２を出力する。
制御手段２５は、ＮＯＲゲート１５、インバータ１６、
ＯＲゲート１７およびバッファ１８を含み、ＮＯＲゲー
ト１５の一方の入力はフリップフロツプ４のＱ出力に接
続され、他方の入力はフリップフロップ５のＱ出力に接
続され、インバータ１６の入力はクロック入力端子３に
接続され、ＯＲゲート１７の一方の入力はＮＯＲゲート
１５の出力に接続され、他方の入力はインバータ１６の
出力に接続され、その出力はバッファｌ８の入力に接続
され、バッファ１８の出力からは制御パルス３１が出力
される。
ＯＲゲート１７およびバッファ１８を含み、ＮＯＲゲー
ト１５の一方の入力はフリップフロツプ４のＱ出力に接
続され、他方の入力はフリップフロップ５のＱ出力に接
続され、インバータ１６の入力はクロック入力端子３に
接続され、ＯＲゲート１７の一方の入力はＮＯＲゲート
１５の出力に接続され、他方の入力はインバータ１６の
出力に接続され、その出力はバッファｌ８の入力に接続
され、バッファ１８の出力からは制御パルス３１が出力
される。
第二の誤り検出手段２６は、ＮＯＲゲート１９を含み、
ＮＯＲゲート１９の一方の入力はフリップフロップ４の
Ｑ出力に接続され、他方の入力はフリップフロップ５の
Ｑ出力に接続され、出力からは第二のエラーパルス３３
が出力される。
ＮＯＲゲート１９の一方の入力はフリップフロップ４の
Ｑ出力に接続され、他方の入力はフリップフロップ５の
Ｑ出力に接続され、出力からは第二のエラーパルス３３
が出力される。
出力手段２７は、ＯＲゲート２０およびフリップフロッ
プ２１を含み、ＯＲゲート２０の一方の入力はＮ○Ｒゲ
ート１３の出力に接続され、他方の入力はＮＯＲゲート
１９の出力に接続され、フリップフロップ２１のＤ入力
は常に「Ｌ」レベルに固定され、クロック端子Ｃはクロ
ック入力端子３に接続され、セット端子ＳはＯＲゲート
２０の出力に接続され、Ｑ出力はエラー出力端子２２に
接続される。
プ２１を含み、ＯＲゲート２０の一方の入力はＮ○Ｒゲ
ート１３の出力に接続され、他方の入力はＮＯＲゲート
１９の出力に接続され、フリップフロップ２１のＤ入力
は常に「Ｌ」レベルに固定され、クロック端子Ｃはクロ
ック入力端子３に接続され、セット端子ＳはＯＲゲート
２０の出力に接続され、Ｑ出力はエラー出力端子２２に
接続される。
次に、本実施例の動作について第２図（ａ）〜（０）に
示すタイムチャートを参照して説明する。
示すタイムチャートを参照して説明する。
ディスパリティ入力端子１および２にはそれぞれ第２図
（ｂ）および（Ｃ）に示すディスパリティｓ１およびＳ
２が入力され、クロック入力端子３には第２図（ａ）に
示すクロックＣＬＫが入力される。
（ｂ）および（Ｃ）に示すディスパリティｓ１およびＳ
２が入力され、クロック入力端子３には第２図（ａ）に
示すクロックＣＬＫが入力される。
これにより、フリップフロップ４および５のＱ出力はそ
れぞれ第２図（ｄ）および（ｅ）に示すようになり、バ
ッファ１８から出力される制御パルス３１は第２図（ｆ
）のようになり、この制御パルス３１がフリップフロッ
プ６、７、８および９のクロックとなる。
れぞれ第２図（ｄ）および（ｅ）に示すようになり、バ
ッファ１８から出力される制御パルス３１は第２図（ｆ
）のようになり、この制御パルス３１がフリップフロッ
プ６、７、８および９のクロックとなる。
これにより、フリップフロップ６および８のＱ出力はそ
れぞれ第２図（１１１０および（ロ）に示すようになり
、これにともないＥｘ−○Ｒゲー｝１０の出力は第２図
（１）に示すようになり、フリップフロップ７および９
のＱ出力はそれぞれ第２図（Ｊ）および（ト）に示すよ
うになり、これにともないＥｘ−ＯＲゲート１１の出力
は第２図（１）のようになる。
れぞれ第２図（１１１０および（ロ）に示すようになり
、これにともないＥｘ−○Ｒゲー｝１０の出力は第２図
（１）に示すようになり、フリップフロップ７および９
のＱ出力はそれぞれ第２図（Ｊ）および（ト）に示すよ
うになり、これにともないＥｘ−ＯＲゲート１１の出力
は第２図（１）のようになる。
この結果、ＮＯＲゲート１３の出力である第一のエラー
バルス３２は第２図（ホ）に示すようになり、これがバ
ッファ１８を介してフリップフロップ６および７のセッ
ト端子Ｓに加えられる。
バルス３２は第２図（ホ）に示すようになり、これがバ
ッファ１８を介してフリップフロップ６および７のセッ
ト端子Ｓに加えられる。
一方、ＮＯＲゲート１９の出力である第二のエラーパル
ス３３は第２図（ｎ）に示すようになり、この第二のエ
ラーパルス３３と、第一のエラーパルス３２トの論理和
がＯＲゲート２０でとられ、それがフリップフロップ２
ｌのセット端子Ｓに加えられる結果、出力端子２２から
は第２図（０）に示すようなエラー出力Ｅｒｒ Ｏｕｔ
が出力される。
ス３３は第２図（ｎ）に示すようになり、この第二のエ
ラーパルス３３と、第一のエラーパルス３２トの論理和
がＯＲゲート２０でとられ、それがフリップフロップ２
ｌのセット端子Ｓに加えられる結果、出力端子２２から
は第２図（０）に示すようなエラー出力Ｅｒｒ Ｏｕｔ
が出力される。
すなわち、本実施例においては、フリップフロップ４お
よび５からの出力は、フリップフロップ６、７、８およ
び９、Ｅｘ一〇Ｒゲート１０および１１、Ａ Ｎ Ｄゲ
ート１２、ＮＯＲゲート１３ならびにバッファｌ４を含
む第一の誤り検出手段２４によって、５Ｂ６Ｂ符号則に
従わない信号のエラー検出を行う。そして制御手段２５
において、ディスパリティｄ＝０のときはステートが変
化しないので、ｄ＝０を無視するためにＮＯＲゲート１
５およびＯＲゲート１７が用いられ、また、ディスパリ
ティｄ＝±２が連続した場合にも、フリップフロップ６
、７、８および９を動作させるクロックが消失しないよ
うにするためにインバータｌ６が用いられる。
よび５からの出力は、フリップフロップ６、７、８およ
び９、Ｅｘ一〇Ｒゲート１０および１１、Ａ Ｎ Ｄゲ
ート１２、ＮＯＲゲート１３ならびにバッファｌ４を含
む第一の誤り検出手段２４によって、５Ｂ６Ｂ符号則に
従わない信号のエラー検出を行う。そして制御手段２５
において、ディスパリティｄ＝０のときはステートが変
化しないので、ｄ＝０を無視するためにＮＯＲゲート１
５およびＯＲゲート１７が用いられ、また、ディスパリ
ティｄ＝±２が連続した場合にも、フリップフロップ６
、７、８および９を動作させるクロックが消失しないよ
うにするためにインバータｌ６が用いられる。
さらに、デコードできないデータのディスパリティの場
合には第二の誤り論理検出回路２６としてのＮＯＲゲー
ト１９から第二のエラーパルス３３が発出される。そし
て第一および第二のエラーパルス３２および３３をＯＲ
ゲート２０で論理和をとり、フリップフロップ２１の出
力Ｑからエラーパルスとして発出される。エラーパルス
の長さはフリップフロップ２１を用いることによって１
クロック分である。
合には第二の誤り論理検出回路２６としてのＮＯＲゲー
ト１９から第二のエラーパルス３３が発出される。そし
て第一および第二のエラーパルス３２および３３をＯＲ
ゲート２０で論理和をとり、フリップフロップ２１の出
力Ｑからエラーパルスとして発出される。エラーパルス
の長さはフリップフロップ２１を用いることによって１
クロック分である。
以上説明したように、本発明は、従来のステート監視型
からディスパリティ監視型に変えることによって、使用
する論理回路の部品点数を削減できる効果がある。
からディスパリティ監視型に変えることによって、使用
する論理回路の部品点数を削減できる効果がある。
第１図は本発明の一実施例を示す回路図。
第２図はその動作を示すタイミングチャート。
第３図は従来例を示す回路図。
第４図は５Ｂ６Ｂ符号則の状態遷移を示す説明図。
１、２、３１、３２・・・ディスパリティ入力端子、３
、３３・・・クロック入力端子、４〜９、２１、３４、
３５、４０〜４５、６０〜６３・・・フリップフロップ
、１０、１１・・・Ｅｘ−ＯＲゲート、１２・・・ＡＮ
Ｄゲート、１３、ｌ５、ｌ９、４６〜５４、６４・・・
ＮＯＲゲート、１４、１８・・・バッファ、１６・・・
インバータ、１７、２０、３６〜３９、５５〜５９、６
５・・・ＯＲゲート、２２、６６・・・エラー出力端子
。 ｄ＝０ ｄ＝０ ５Ｂ６Ｂｆｉｆ イ則のＫ Ｒ ｊｌｌ９？ｌ’５４
圓
、３３・・・クロック入力端子、４〜９、２１、３４、
３５、４０〜４５、６０〜６３・・・フリップフロップ
、１０、１１・・・Ｅｘ−ＯＲゲート、１２・・・ＡＮ
Ｄゲート、１３、ｌ５、ｌ９、４６〜５４、６４・・・
ＮＯＲゲート、１４、１８・・・バッファ、１６・・・
インバータ、１７、２０、３６〜３９、５５〜５９、６
５・・・ＯＲゲート、２２、６６・・・エラー出力端子
。 ｄ＝０ ｄ＝０ ５Ｂ６Ｂｆｉｆ イ則のＫ Ｒ ｊｌｌ９？ｌ’５４
圓
Claims (1)
- 【特許請求の範囲】 １、５Ｂ６Ｂ符号則に従う信号の２ビットのディスパリ
テイを入力する入力手段を備えた誤り検出回路において
、 前記入力手段に入力された２ビットのディスパリテイに
ついて５Ｂ６Ｂ符号則に従わない信号の誤りを検出し第
一のエラーパルスを出力する第一の誤り検出手段と、 前記入力手段の出力により前記誤り検出手段の動作を制
御する制御パルスを出力する制御手段と、前記入力手段
に入力された２ビットのディスパリテイがデコードでき
ないデータのディスパリテイの場合第二のエラーパルス
を出力する第二の誤り検出手段と、 前記第一のエラーパルスと前記第二のエラーパルスとを
合せたエラー出力を出力する出力手段とを備えたことを
特徴とする誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24307589A JPH03104319A (ja) | 1989-09-18 | 1989-09-18 | 誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24307589A JPH03104319A (ja) | 1989-09-18 | 1989-09-18 | 誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104319A true JPH03104319A (ja) | 1991-05-01 |
Family
ID=17098414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24307589A Pending JPH03104319A (ja) | 1989-09-18 | 1989-09-18 | 誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04342314A (ja) * | 1991-05-20 | 1992-11-27 | Fujitsu Ltd | ２ｂ４ｂ符号則逆変換におけるディスパリティ検出回路 |
-
1989
- 1989-09-18 JP JP24307589A patent/JPH03104319A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04342314A (ja) * | 1991-05-20 | 1992-11-27 | Fujitsu Ltd | ２ｂ４ｂ符号則逆変換におけるディスパリティ検出回路 |
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