JPH022630A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH022630A JPH022630A JP63149814A JP14981488A JPH022630A JP H022630 A JPH022630 A JP H022630A JP 63149814 A JP63149814 A JP 63149814A JP 14981488 A JP14981488 A JP 14981488A JP H022630 A JPH022630 A JP H022630A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン（以下Ｓｉと略す）より広いバンド
ギャップを持つワイドギャップ半導体とＳｉ結晶とのヘ
テロ結合素子の半導体装置に関する。
ギャップを持つワイドギャップ半導体とＳｉ結晶とのヘ
テロ結合素子の半導体装置に関する。
近年、ＬＳＩのＳｉバイポーラトランジスタの高速性能
は著しく向上し、遮断周波数２０〜２５ＧＨｚに達する
ものが開発されている。しかし、さらに飛躍的に遮断周
波数を高めるには、エミッタ部にワイドギャップ材料を
用いたヘテロバイポーラトランジスタ（以下ＨＢＴと略
す。）の開発が必要となる。この際、ワイドギャップ材
料に課せられる主な条件は、Ｓｉよりも広いバンドギャ
ップを持つことのほか、ヘテロ界面における界面単位が
少ないこと、バルクトラップ準位が少ないこと、および
熱的に安定であることである。現在までに提案されてい
るＳｉヘテロエミッタ材料としては、非晶質および単結
晶５ｉＣＸ、多晶質および単結晶５ｉｎＸ、単結晶５ｉ
ＮＸ、水素化非晶質Ｓｉ、単結晶ＧａＰなどがあるが、
これらはいずれも研究段階にあり、まだ実用に供するに
は特性が十分でない。特に、低抵抗という点で有利な単
結晶ＳｉＣイ、ＳｉＯｘ、’ＳｉＮｘでは、界面準位が
十分には少なくなく、またバルクトラップ準位が十分に
は少なくないという欠点を有している。
は著しく向上し、遮断周波数２０〜２５ＧＨｚに達する
ものが開発されている。しかし、さらに飛躍的に遮断周
波数を高めるには、エミッタ部にワイドギャップ材料を
用いたヘテロバイポーラトランジスタ（以下ＨＢＴと略
す。）の開発が必要となる。この際、ワイドギャップ材
料に課せられる主な条件は、Ｓｉよりも広いバンドギャ
ップを持つことのほか、ヘテロ界面における界面単位が
少ないこと、バルクトラップ準位が少ないこと、および
熱的に安定であることである。現在までに提案されてい
るＳｉヘテロエミッタ材料としては、非晶質および単結
晶５ｉＣＸ、多晶質および単結晶５ｉｎＸ、単結晶５ｉ
ＮＸ、水素化非晶質Ｓｉ、単結晶ＧａＰなどがあるが、
これらはいずれも研究段階にあり、まだ実用に供するに
は特性が十分でない。特に、低抵抗という点で有利な単
結晶ＳｉＣイ、ＳｉＯｘ、’ＳｉＮｘでは、界面準位が
十分には少なくなく、またバルクトラップ準位が十分に
は少なくないという欠点を有している。
第２図は従来のヘテロ結合構造の不純物濃度分布図であ
る。図において１はＳｉ系ヘテロ材料、２はＳｉ、３は
薄いエミツタ層である。薄いエミツタ層３はＳｉ系ヘテ
ロ材料１とＳｉ２の接合面のＳｉ中の層である。Ｓｉ系
ヘテロ材料１中の不純物濃度に対しＳｉ２中の不純物濃
度は高々同レベルで、通常はＳｉ中の方がＳｉ系ヘテロ
材料１中の不純物濃度より低くなる。
る。図において１はＳｉ系ヘテロ材料、２はＳｉ、３は
薄いエミツタ層である。薄いエミツタ層３はＳｉ系ヘテ
ロ材料１とＳｉ２の接合面のＳｉ中の層である。Ｓｉ系
ヘテロ材料１中の不純物濃度に対しＳｉ２中の不純物濃
度は高々同レベルで、通常はＳｉ中の方がＳｉ系ヘテロ
材料１中の不純物濃度より低くなる。
従来のＳｉ系ヘテロ材料ではＧａＡｓ系とは異なって、
ヘテロ界面における界面準位、バルクトラップ準位が少
ないこと等を満足する決定的なワイドギャップ材料がな
い。またヘテロ接合面のＳｉ１中に導入する不純物はヘ
テロ材料中より供給するため、ヘテロ材料中より不純物
の多い薄いエミツタ層は形成出来なかった。このため、
空乏層がヘテロ界面、さらにはヘテロ材料１中に広がり
、各単位の影響を大きく受けていた。また、この欠点を
防ぎ、エミッタとしての不純物濃度を確保するため、ヘ
テロ材料中に高濃度の不純物を添加する必要があった。
ヘテロ界面における界面準位、バルクトラップ準位が少
ないこと等を満足する決定的なワイドギャップ材料がな
い。またヘテロ接合面のＳｉ１中に導入する不純物はヘ
テロ材料中より供給するため、ヘテロ材料中より不純物
の多い薄いエミツタ層は形成出来なかった。このため、
空乏層がヘテロ界面、さらにはヘテロ材料１中に広がり
、各単位の影響を大きく受けていた。また、この欠点を
防ぎ、エミッタとしての不純物濃度を確保するため、ヘ
テロ材料中に高濃度の不純物を添加する必要があった。
このため、ヘテロ材料の結晶性はさらに悪化し、これが
また界面準位、バルク） ｆＭ度よりも高濃度の不
純物を含むＳｉ薄層を前記ラック準位を多くするという
結果になっていた。 ヘテロ接合面に形成する製造
方法を提案した。
また界面準位、バルク） ｆＭ度よりも高濃度の不
純物を含むＳｉ薄層を前記ラック準位を多くするという
結果になっていた。 ヘテロ接合面に形成する製造
方法を提案した。
単結晶のＳｉと、酸素、窒素、炭素のうち少なくとも１
つを含むＳ１系ヘテロ材料との接合をなすヘテロ接合面
において、前記ヘテロ接合面に接した前記Ｓｉ中に、前
記Ｓｉ系ヘテロ材料中の不純物濃度よりも高い不純物濃
度を持った薄層を設けて、半導体装置を提案した。
つを含むＳ１系ヘテロ材料との接合をなすヘテロ接合面
において、前記ヘテロ接合面に接した前記Ｓｉ中に、前
記Ｓｉ系ヘテロ材料中の不純物濃度よりも高い不純物濃
度を持った薄層を設けて、半導体装置を提案した。
また、単結晶のＳｉのコレクタ、ベース層と、酸化膜と
で３層を形成し、該酸化膜にエミッタ用の窓を形成する
段階と前記酸化膜上に酸素、窒素、炭素のうち少なくと
も１つを含むＳｉ系ヘテロ材料を堆積してベース層とＳ
ｉ系ヘテロ材料とのヘテロ接合面を形成する段階と、前
記Ｓｉ系ヘテロ材料にエミッタバタンを形成する段階と
、ベースコンタクト用窓あけを行う段階とを具備する半
導体素子の製造方法において、前記Ｓｉ系ヘテロ材料を
堆積する段階の前に、ヘテロ材料中の不純物〔実施例〕 本発明はヘテロ接合面に接したＳｉ中にヘテロ材料中の
不純物を含む薄いエミツタ層を介在させることにより、
界面準位の影響、バルクトラップの影響を構造的にほと
んど無視できるようにするものである。すなわち、ヘテ
ロ材料に要求される条件の内、ヘテロ界面における界面
準位が少ないこと、バルクトラップ準位が少ないことと
いう条件を実効上なくす構造を提供するものである。
で３層を形成し、該酸化膜にエミッタ用の窓を形成する
段階と前記酸化膜上に酸素、窒素、炭素のうち少なくと
も１つを含むＳｉ系ヘテロ材料を堆積してベース層とＳ
ｉ系ヘテロ材料とのヘテロ接合面を形成する段階と、前
記Ｓｉ系ヘテロ材料にエミッタバタンを形成する段階と
、ベースコンタクト用窓あけを行う段階とを具備する半
導体素子の製造方法において、前記Ｓｉ系ヘテロ材料を
堆積する段階の前に、ヘテロ材料中の不純物〔実施例〕 本発明はヘテロ接合面に接したＳｉ中にヘテロ材料中の
不純物を含む薄いエミツタ層を介在させることにより、
界面準位の影響、バルクトラップの影響を構造的にほと
んど無視できるようにするものである。すなわち、ヘテ
ロ材料に要求される条件の内、ヘテロ界面における界面
準位が少ないこと、バルクトラップ準位が少ないことと
いう条件を実効上なくす構造を提供するものである。
第１図は本発明のヘテロ結合構造の不純物濃度分布図で
ある。図において、４はヘテロ材料ｌ中の不純物濃度で
、他の記号は前出のものを使用する。ヘテロ材料１中の
不純物濃度に対し、Ｓｉ２中の不純物濃度は高くなって
いる。この不純物濃度分布を得るための製造方法を以下
に示す。
ある。図において、４はヘテロ材料ｌ中の不純物濃度で
、他の記号は前出のものを使用する。ヘテロ材料１中の
不純物濃度に対し、Ｓｉ２中の不純物濃度は高くなって
いる。この不純物濃度分布を得るための製造方法を以下
に示す。
実施例１
第３図は実施例１の製造過程図である。各過程の文の末
尾の（ａ）、（ｂ）、・・・は第３図（ａ）、（ｂ）・
・・に対応する。
尾の（ａ）、（ｂ）、・・・は第３図（ａ）、（ｂ）・
・・に対応する。
（１）従来のプロセスによりコレクタ６、ベース層７を
形成し、酸化膜８にエミッタ用の窓１）を形成する。（
ａ） （２１８００〜９００℃で、１０ｎｍｗそれ以下の酸化
膜１２を形成する。Ｔｂ） （３）不純物としてＡｓまたはＰをイオン注入する。
形成し、酸化膜８にエミッタ用の窓１）を形成する。（
ａ） （２１８００〜９００℃で、１０ｎｍｗそれ以下の酸化
膜１２を形成する。Ｔｂ） （３）不純物としてＡｓまたはＰをイオン注入する。
注入エネルギーは、酸化膜１２／基板Ｓｉ界面付近に不
純物濃度のピークがくるように、１０ＫｅＶかそれ以外
に設定する。（Ｃ） （４１６００〜８００℃で活性化した後、薄い酸化膜を
除去する。この段階で、薄いエミツタ層３が形成される
。（ｄｌ （５）超高真空中での加熱処理により、エミッタ開口部
の自然酸化膜を除去する。
純物濃度のピークがくるように、１０ＫｅＶかそれ以外
に設定する。（Ｃ） （４１６００〜８００℃で活性化した後、薄い酸化膜を
除去する。この段階で、薄いエミツタ層３が形成される
。（ｄｌ （５）超高真空中での加熱処理により、エミッタ開口部
の自然酸化膜を除去する。
（６） （５１に引き続き、減圧下の酸素雰囲気中（
真空度が約１０−’Ｔｏ ｒ ｒ） 、基板温度４００
〜７００℃でＳｉを分子線成長させ、Ｓｉ系ヘテロ材料
１の単結晶５ｉＣ）＋１３を堆積する。この隙間時に、
分子線ドーピング、イオン化ドーピングにより、または
ガスソース法で、Ａ Ｓ ％ Ｐ等の不純物を添加する
。不純物量は、ヘテロ材料の低抵抗化に着目して決定す
る。（ｅ）（７） リソグラフィ工程によりエミッタ
パタンを形成し、Ｓｉ系ヘテロ材料１３を加工する。（
ｆ）（８）以下は従来プロセスにより、ベースコンタク
ト窓あけ等を行いバイポーラトランジスタを作成する。
真空度が約１０−’Ｔｏ ｒ ｒ） 、基板温度４００
〜７００℃でＳｉを分子線成長させ、Ｓｉ系ヘテロ材料
１の単結晶５ｉＣ）＋１３を堆積する。この隙間時に、
分子線ドーピング、イオン化ドーピングにより、または
ガスソース法で、Ａ Ｓ ％ Ｐ等の不純物を添加する
。不純物量は、ヘテロ材料の低抵抗化に着目して決定す
る。（ｅ）（７） リソグラフィ工程によりエミッタ
パタンを形成し、Ｓｉ系ヘテロ材料１３を加工する。（
ｆ）（８）以下は従来プロセスにより、ベースコンタク
ト窓あけ等を行いバイポーラトランジスタを作成する。
（ｇ）
ベースコンタクト窓あけ後の本実施例の断面構造を第３
図に示す。第３図の様に描くと従来構造と変わらないが
、エミッタの不純物分布第１の様になっているのが従来
と大きく異なる。
図に示す。第３図の様に描くと従来構造と変わらないが
、エミッタの不純物分布第１の様になっているのが従来
と大きく異なる。
本実施例においては薄い酸化膜を形成してからイオン注
入したが、酸化膜なしでイオン注入することも可能であ
る。この時は、当然、（２）と（４）の除去工程がなく
なる。
入したが、酸化膜なしでイオン注入することも可能であ
る。この時は、当然、（２）と（４）の除去工程がなく
なる。
また、本実施例の（２）〜（４）のかわりに、ドープ酸
化膜からの拡散、プラズマドーピング等の方法により、
Ｓｉ中の不純物層を形成してもよい。
化膜からの拡散、プラズマドーピング等の方法により、
Ｓｉ中の不純物層を形成してもよい。
また、本実施例の（５）では、自然酸化膜を除去するた
め超高真空加熱処理を用いたが、水素プラズマ処理等の
表面清浄化法を用いてもよい。
め超高真空加熱処理を用いたが、水素プラズマ処理等の
表面清浄化法を用いてもよい。
また、本実施例の（６）では、分子線成長により５ｉＯ
Ｘを形成したが、ＳｉＨ４、Ｓｉｘ Ｈ６，５ｉＨ２Ｃ
１６等を用いた気相成長法で形成してもよい。また、Ｓ
ｉＯｘのかわりに、５ｉＣｘ、５ｉＮＸを堆積してもよ
いことは言うまでもない。
Ｘを形成したが、ＳｉＨ４、Ｓｉｘ Ｈ６，５ｉＨ２Ｃ
１６等を用いた気相成長法で形成してもよい。また、Ｓ
ｉＯｘのかわりに、５ｉＣｘ、５ｉＮＸを堆積してもよ
いことは言うまでもない。
実施例２
第５図、第６図は本発明の他の実施例である。
図において、１４はＭＤＢ−３ｉで、他の記号は前出の
ものを使用する。
ものを使用する。
（１） 従来プロセスによりコレクタ６、ベース層７
を形成し、酸化膜８にエミッタ用の窓１）を形成する。
を形成し、酸化膜８にエミッタ用の窓１）を形成する。
（ａｌ
（２）超高真空中での加熱処理により、エミッタ開口部
の自然酸化膜を除去する。
の自然酸化膜を除去する。
＋３１ （２）に引き続き、高真空中でＳｉを分子線
成長させる。（ＭＢＤ−３ｉ層１４）この際同時に、Ａ
ｓ、Ｐ等の不純物を添加する。堆積後、膜の結晶正改善
のため、高温で短時間アニールする。
成長させる。（ＭＢＤ−３ｉ層１４）この際同時に、Ａ
ｓ、Ｐ等の不純物を添加する。堆積後、膜の結晶正改善
のため、高温で短時間アニールする。
この段階で、ベース層７上に薄いエミツタ層。
が形成される。（ｂｌ
（４１（３１に引き続き、減圧下の酸素雰囲気中（真空
度が約１０−’Ｔｏ ｒ ｒ） 、基板温度４００〜７
００℃でＳｉを分子線成長させ、Ｓｉ系ヘテロ材料の単
結晶５ｉＯｘ１３を堆積する。この際同時に、分子線ド
ーピング、イオン化ドーピングにより、またはガスソー
ス法で、Ａ Ｓ ％ Ｐ等の不純物を添加する。不純物
量は、ヘテロ材料の低抵抗化に着目して決定するが、（
３）よりは低濃度とする。（Ｃ１ （５） リソグラフィ工程によりエミッタバタンを形
成し、Ｓｉ系ヘテロ材料とＭＢＤ−３ｉ層を加工する。
度が約１０−’Ｔｏ ｒ ｒ） 、基板温度４００〜７
００℃でＳｉを分子線成長させ、Ｓｉ系ヘテロ材料の単
結晶５ｉＯｘ１３を堆積する。この際同時に、分子線ド
ーピング、イオン化ドーピングにより、またはガスソー
ス法で、Ａ Ｓ ％ Ｐ等の不純物を添加する。不純物
量は、ヘテロ材料の低抵抗化に着目して決定するが、（
３）よりは低濃度とする。（Ｃ１ （５） リソグラフィ工程によりエミッタバタンを形
成し、Ｓｉ系ヘテロ材料とＭＢＤ−３ｉ層を加工する。
Ｔｄｌ
（６）以下は従来プロセスにより、ベースコンタクト窓
あけ等を行いバイポーラトランジスタを作成する。（ｅ
） ベースコンタクト窓あけ後の本実施例の断面構造を第４
図に示す。エミッタの不純物分布が第１図の様になって
いることは言うまでもない。
あけ等を行いバイポーラトランジスタを作成する。（ｅ
） ベースコンタクト窓あけ後の本実施例の断面構造を第４
図に示す。エミッタの不純物分布が第１図の様になって
いることは言うまでもない。
本実施例の（２）では、自然酸化膜を除去するため超高
真空加熱処理を用いたが、水素プラズマ処理等の表面清
浄化を用いてもよい。
真空加熱処理を用いたが、水素プラズマ処理等の表面清
浄化を用いてもよい。
また、本実施例の（３１（４１では、分子線成長により
ＳｉおよびＳｉＯｘを形成したが、ＳｉＨ４、Ｓ ｊｚ
Ｈｂ％ Ｓ ｉＨｇ Ｃｊ！２等を用いた気相成長法
で形成してもよい。また、ＳｉＯイのかわりに、Ｓ’
ＣＸ ％ Ｓ Ｉ ＮＸを堆積してもよいことはいうま
でもない。
ＳｉおよびＳｉＯｘを形成したが、ＳｉＨ４、Ｓ ｊｚ
Ｈｂ％ Ｓ ｉＨｇ Ｃｊ！２等を用いた気相成長法
で形成してもよい。また、ＳｉＯイのかわりに、Ｓ’
ＣＸ ％ Ｓ Ｉ ＮＸを堆積してもよいことはいうま
でもない。
実施例１、実施例２では、Ｓｉ系ヘテロ材料を堆積した
が、Ｓｉ系ヘテロ材料の上に多結晶Ｓｉを堆積したもの
でもよい。また、実施例１、実施例２では、プレーナ構
造の標準的なバイポーラトランジスタについて示したが
、５ＳＴＳＳＩＣＯ３等のセルファライン技術を駆使し
たトランジスタ等にも適用できることは云うまでもない
。また、ｎｐｎのトランジスタについてのみ示したが、
同様の手法はｐｎｐ）ランジスタにも適用可能である。
が、Ｓｉ系ヘテロ材料の上に多結晶Ｓｉを堆積したもの
でもよい。また、実施例１、実施例２では、プレーナ構
造の標準的なバイポーラトランジスタについて示したが
、５ＳＴＳＳＩＣＯ３等のセルファライン技術を駆使し
たトランジスタ等にも適用できることは云うまでもない
。また、ｎｐｎのトランジスタについてのみ示したが、
同様の手法はｐｎｐ）ランジスタにも適用可能である。
実施例１、実施例２では、Ｓｉ系ヘテロ材料としては単
結晶を想定しており、また本発明の効果は単結晶の時に
最も顕著である。しかし、Ｓｉ系ヘテロ材料が非晶質、
多結晶、あるいは微結晶であってもよい。また、Ｓｉ系
ヘテロ材料が非晶質、多結晶、あるいは微結晶の場合は
、Ｓｉ系ヘテロ材料と基板Ｓｉとの間に、１〜２ｎｍの
酸化膜を有する構造でもよい。
結晶を想定しており、また本発明の効果は単結晶の時に
最も顕著である。しかし、Ｓｉ系ヘテロ材料が非晶質、
多結晶、あるいは微結晶であってもよい。また、Ｓｉ系
ヘテロ材料が非晶質、多結晶、あるいは微結晶の場合は
、Ｓｉ系ヘテロ材料と基板Ｓｉとの間に、１〜２ｎｍの
酸化膜を有する構造でもよい。
（発明の効果〕
請求項（１）により、Ｓｉヘテロバイポーラトランジス
タのトランジスタ特性を向上させるための実用的な構造
の半導体装置を提供した。
タのトランジスタ特性を向上させるための実用的な構造
の半導体装置を提供した。
請求項（２）により、その半導体装置の製造方法を示し
た。
た。
本発明の半導体装置はヘテロ界面における界面準位、バ
ルクトラップの影響を構造的にほとんど無視できるよう
になり、ヘテロ材料に要求される条件は、ワイドギャッ
プであること、低抵抗であること、熱的に安定であるこ
とのみとなる。
ルクトラップの影響を構造的にほとんど無視できるよう
になり、ヘテロ材料に要求される条件は、ワイドギャッ
プであること、低抵抗であること、熱的に安定であるこ
とのみとなる。
またヘテロ接合面のＳｉ中のエミツタ層に注入する不純
物は、ヘテロ材料とは独立にヘテロ材料外より供給を受
けるので、不純物濃度の高いエミツタ層がそれに適した
値に設定できる。
物は、ヘテロ材料とは独立にヘテロ材料外より供給を受
けるので、不純物濃度の高いエミツタ層がそれに適した
値に設定できる。
第１図は本発明の不純物濃度分布図、第２図は従来の不
純物濃度分布図、第３図は実施例１の製造過程図、第４
図は実施例１のトランジス、り断面図、第５図は実施例
２の製造過程図、第６図は実施例２のトランジスタ断面
図である。 １はＳｉ系ヘテロ材料、２はＳｉ、３は薄いエミツタ層
、６はコレクタ層、７はベース層、８は酸化膜、１）は
窓、１２は薄い酸化膜、１３はＳｉ系ヘテロ材料、１４
はＭＢＤ−３ｉ層。 深さ（任意目盛） 本発明のヘテロ棒金構造の不純物濃度分布７第 １）
１！ｌｌ 特許出願人 日本電信電話株式会社 代理人 弁理士 玉 蟲 久五部 （外２名） 従来のヘテロ積台構造の不純物濃度分布図書 図 第 図 （ｄ） （ｅ） 実施ｆｌＪ２の製造過程図 第 図 （ｂ） （ｃ） 実施例２の製造過程図 第 図
純物濃度分布図、第３図は実施例１の製造過程図、第４
図は実施例１のトランジス、り断面図、第５図は実施例
２の製造過程図、第６図は実施例２のトランジスタ断面
図である。 １はＳｉ系ヘテロ材料、２はＳｉ、３は薄いエミツタ層
、６はコレクタ層、７はベース層、８は酸化膜、１）は
窓、１２は薄い酸化膜、１３はＳｉ系ヘテロ材料、１４
はＭＢＤ−３ｉ層。 深さ（任意目盛） 本発明のヘテロ棒金構造の不純物濃度分布７第 １）
１！ｌｌ 特許出願人 日本電信電話株式会社 代理人 弁理士 玉 蟲 久五部 （外２名） 従来のヘテロ積台構造の不純物濃度分布図書 図 第 図 （ｄ） （ｅ） 実施ｆｌＪ２の製造過程図 第 図 （ｂ） （ｃ） 実施例２の製造過程図 第 図
Claims (2)
- （１）単結晶のＳｉと、酸素、窒素、炭素のうち少なく
とも１つを含むＳｉ系ヘテロ材料との接合をなすヘテロ
接合面において、 前記ヘテロ接合面に接した前記Ｓｉ中に、前記Ｓｉ系ヘ
テロ材料中の不純物濃度よりも高い不純物濃度を持つた
薄層を設けたことを特徴とする半導体装置。 - （２）単結晶のＳｉのコレクタ、ベース層と、酸化膜と
で３層を形成し、該酸化膜にエミッタ用の窓を形成する
段階と、 前記酸化膜上に酸素、窒素、炭素のうち少なくとも１つ
を含むＳｉ系ヘテロ材料を堆積してベース層とＳｉ系ヘ
テロ材料とのヘテロ接合面を形成する段階と、 前記Ｓｉ系ヘテロ材料にエミッタパタンを形成する段階
と、 ベースコンタクト用窓あけを行う段階とを具備する半導
体素子の製造方法において、 前記Ｓｉ系ヘテロ材料を堆積する段階の前に、ヘテロ材
料中の不純物濃度よりも高濃度の不純物を含むＳｉ薄層
を前記ヘテロ接合面に形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149814A JPH022630A (ja) | 1988-06-17 | 1988-06-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149814A JPH022630A (ja) | 1988-06-17 | 1988-06-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022630A true JPH022630A (ja) | 1990-01-08 |
Family
ID=15483293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149814A Pending JPH022630A (ja) | 1988-06-17 | 1988-06-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022630A (ja) |
-
1988
- 1988-06-17 JP JP63149814A patent/JPH022630A/ja active Pending
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