JPH0354830A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0354830A JPH0354830A JP1190754A JP19075489A JPH0354830A JP H0354830 A JPH0354830 A JP H0354830A JP 1190754 A JP1190754 A JP 1190754A JP 19075489 A JP19075489 A JP 19075489A JP H0354830 A JPH0354830 A JP H0354830A
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Landscapes
- Bipolar Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置及びその製造方法に関する．
［従来の技術］
パイボーラトランジスタの微細化、高速化の要求にとも
ない、ベース層を薄膜化してキャリアの走行時間を低減
させ、素子の高性能化を図る試みが盛んになってきた。
ない、ベース層を薄膜化してキャリアの走行時間を低減
させ、素子の高性能化を図る試みが盛んになってきた。
例えば、 「電子情報通信学会技術研究報告Ｊ ＳＤＭ
８８−９０、ｐ４ ７（１９８８）等に示すようにベー
ス層を光ＣＶＤエビタキシーで作製する方法、同報告ｐ
．１９等に示すようにエキシマレーザードーピングによ
り浅いベース接合を実現させる方法、 Ｊｏｕｒｎａ
ｌ ｏｆＥｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉ
ｅｔｙ ｖｏ１．１３２（４），ｐ．９１４（１９８５
）、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ， ＥＤＬ−６，（８）， ｐ．３９７（１
９８５）、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔ
ｅｒｓ ｖｏｌ．４５（１）．Ｐ．７７（１９８４）、
等に示すようにＢＦ２’のイオン注入による浅い接合を
形成する方法、 ＪａｐａｎｅＳｅＪｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｖｏ１
．２４，ｐ．５６Ｂ（１９８５）等に示すように半導体
表面をイオン注入法により非晶貿化した後、不純物をイ
オン注入する方法等、様々な方法が試みられている。
８８−９０、ｐ４ ７（１９８８）等に示すようにベー
ス層を光ＣＶＤエビタキシーで作製する方法、同報告ｐ
．１９等に示すようにエキシマレーザードーピングによ
り浅いベース接合を実現させる方法、 Ｊｏｕｒｎａ
ｌ ｏｆＥｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉ
ｅｔｙ ｖｏ１．１３２（４），ｐ．９１４（１９８５
）、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ， ＥＤＬ−６，（８）， ｐ．３９７（１
９８５）、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔ
ｅｒｓ ｖｏｌ．４５（１）．Ｐ．７７（１９８４）、
等に示すようにＢＦ２’のイオン注入による浅い接合を
形成する方法、 ＪａｐａｎｅＳｅＪｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｖｏ１
．２４，ｐ．５６Ｂ（１９８５）等に示すように半導体
表面をイオン注入法により非晶貿化した後、不純物をイ
オン注入する方法等、様々な方法が試みられている。
［発明が解決しようとする課Ｍ］
しかし、光ＣＶＤは光化学反応を用いているため大面積
に成膜することが難しく、また成膜ガスのジシランが分
解して光照射窓にＳｉが付着するという問題がある．ま
たエキシマレーザードーピング法は、予め不純物を半導
体表面に堆積させ、次にレーザー光を２次元平面上に走
査させて照射するという工程が必要で、スルーブットが
上がらず、不純物温度の制御も難しいという問題がある
。
に成膜することが難しく、また成膜ガスのジシランが分
解して光照射窓にＳｉが付着するという問題がある．ま
たエキシマレーザードーピング法は、予め不純物を半導
体表面に堆積させ、次にレーザー光を２次元平面上に走
査させて照射するという工程が必要で、スルーブットが
上がらず、不純物温度の制御も難しいという問題がある
。
更にイオン注入法は浅い不純物拡散層厚を正確に制御す
ることが難しいという問題点を有する。
ることが難しいという問題点を有する。
一方、 ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ
Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅｔｔｅｒｓ，
Ｖｏｌ．ＥＤＬ−８， Ｎｏ，１０．， ｐ．４９２
（１９８７） 等に示すように、Ｓｉ単結晶基板上に
Ｓｉ薄膜をエビタキシャル成長させた構造で、寄生容量
の低減を図り、バイボーラトランジスタの高性能化を図
る試みもある。しかし本公知例の場合、アニール温度が
９５０℃と比較的高温なので、低融点のガラス基板上等
に形成する薄膜トランジスタには適用できないという問
題点があった．本発明は以上の問題点を解決するもので
、その目的は浅くかつ低抵抗のドーピング層を持ったバ
イボーラトランジスタと、そのベース幅を簡単な方法で
正確に制御する薄膜パイボーラトランジスタの製造方法
を提供することにある。
Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅｔｔｅｒｓ，
Ｖｏｌ．ＥＤＬ−８， Ｎｏ，１０．， ｐ．４９２
（１９８７） 等に示すように、Ｓｉ単結晶基板上に
Ｓｉ薄膜をエビタキシャル成長させた構造で、寄生容量
の低減を図り、バイボーラトランジスタの高性能化を図
る試みもある。しかし本公知例の場合、アニール温度が
９５０℃と比較的高温なので、低融点のガラス基板上等
に形成する薄膜トランジスタには適用できないという問
題点があった．本発明は以上の問題点を解決するもので
、その目的は浅くかつ低抵抗のドーピング層を持ったバ
イボーラトランジスタと、そのベース幅を簡単な方法で
正確に制御する薄膜パイボーラトランジスタの製造方法
を提供することにある。
［課題を解決するための手段コ
本発明の半導体装置は、絶縁基板上にエミツタ領域、ベ
ース領域、コレクタ領域を有する半導体装置において、
前記ベース領域は、非晶質半導体薄膜をアニールによる
固相成長で再結晶化させて作製したことを特徴とする． また前記非晶貿半導体薄膜は成膜時に不純物が膜中に導
入されていることを特徴とする。
ース領域、コレクタ領域を有する半導体装置において、
前記ベース領域は、非晶質半導体薄膜をアニールによる
固相成長で再結晶化させて作製したことを特徴とする． また前記非晶貿半導体薄膜は成膜時に不純物が膜中に導
入されていることを特徴とする。
更に本発明の半導体装置の製造方法は、半導体基板上に
非晶質半導体薄膜を成膜する工程と、前記非晶質半導体
薄膜をアニールして固相成長させる工程とを少なくとも
有することを特徴とする．また、前記非晶質半導体薄膜
はプラズマ化学気相或長法または減圧化学気相成長法七
成膜することを特徴とする。
非晶質半導体薄膜を成膜する工程と、前記非晶質半導体
薄膜をアニールして固相成長させる工程とを少なくとも
有することを特徴とする．また、前記非晶質半導体薄膜
はプラズマ化学気相或長法または減圧化学気相成長法七
成膜することを特徴とする。
［実施例］
以下、第１図に基づき本発明の半導体装置の製造方法を
説明する．本実施例ではｎｐｎ型バイボーラトランジス
タの製造方法を例にとり説明する．まず絶縁基板１００
上にプラズマ化学気相成長法（ＰＣＶＤ）でｎ″型非晶
質シリコン（ａ−Ｓｉ）１０１を約１μｍ成膜する（第
１図一（ａ））．ａ−Ｓｉ薄膜は一様で徴少な結晶核は
まったく存在しないことが望ましい。絶縁基板は本実施
例で′は石英基板を用いているが、低融点ガラス基板で
も良く、またアルミナ、マグネシアスビネル等の基板で
も良い．原料ガスにはＳ ｉ Ｈ ａとＰＨ３を用いた
．Ｐのドーピング酒度はＩ Ｘ １ ０”ｃｍ−’であ
る．このａ−Ｓｉ膜をＮ２中で４５０℃、３０ｍｉｎ．
ブリアニールして膜中の水素を脱離させると同時に膜の
緻密化を図る。プリアニール後、５ＯＯ〜６００℃のＮ
２中で８〜７２時間アニールしてａ−Ｓｉ膜を固相成長
させて再結晶化Ｓｉｌ０２を作る（第１図−（ｂ））。
説明する．本実施例ではｎｐｎ型バイボーラトランジス
タの製造方法を例にとり説明する．まず絶縁基板１００
上にプラズマ化学気相成長法（ＰＣＶＤ）でｎ″型非晶
質シリコン（ａ−Ｓｉ）１０１を約１μｍ成膜する（第
１図一（ａ））．ａ−Ｓｉ薄膜は一様で徴少な結晶核は
まったく存在しないことが望ましい。絶縁基板は本実施
例で′は石英基板を用いているが、低融点ガラス基板で
も良く、またアルミナ、マグネシアスビネル等の基板で
も良い．原料ガスにはＳ ｉ Ｈ ａとＰＨ３を用いた
．Ｐのドーピング酒度はＩ Ｘ １ ０”ｃｍ−’であ
る．このａ−Ｓｉ膜をＮ２中で４５０℃、３０ｍｉｎ．
ブリアニールして膜中の水素を脱離させると同時に膜の
緻密化を図る。プリアニール後、５ＯＯ〜６００℃のＮ
２中で８〜７２時間アニールしてａ−Ｓｉ膜を固相成長
させて再結晶化Ｓｉｌ０２を作る（第１図−（ｂ））。
装置は、石英管による炉アニールがよい。アニール雰囲
気は、Ｎ２以外にはＨ２、Ａｒ，Ｈｅガス等がよい。１
×１０６〜Ｉ Ｘ １ ０−”Ｔｏ ｒｒＯ高真空雰囲
気でアニルを行ってもよい。固相成長させたｎ型Ｓｉ表
面を熱酸化法、またはＬＰＣＶＤ法等でＳ ｉ Ｏ ２
膜１０３を５００〜１５００人成膜する。続いてベース
領域に対応する場所の酸化膜をフォトエッチングで除き
開口部を作る（第１図一（Ｃ））。この上にｐ゛型非晶
質シリコン（ａ−Ｓｉ）１０４を約５００〜７００Ａ成
膜する（第１図一（ｄ））．原料ガスにはＳｉＨ一とＢ
２Ｈ６を用いた．Ｂのドーピング壇度は１ ｘ １ ０
”ａｍ−”の濃度領域で行った。ｎ型、ｐ型両層とも成
膜条件は等しく、周波数１３．５６ＭＨｚの高周波を印
加し、高周波電力は３０ｍＷ／ｃｍ２、基板温度は１８
０〜２５０℃である。ＰＣＶＤの場合はｐ型ａ−Ｓｉ成
膜直前にＨ２プラズマまたはＡｒプラズマ処理を行えば
、ｎ型Ｓｉ表面の清浄化と成膜とを連続的に行うことが
できる。ａ−Ｓｉの成膜には減圧化学気相成長法（ＬＰ
ＣＶＤ）を用いることも可能である．ＬＰＧＶＤの場合
は基板温度がなるべく低く成膜速度が速い条件が適して
いる．原料ガスにＳｉＨｄを用イル場合は５００〜５６
０℃、Ｓｉ２Ｈｒ＋を片いる場合は３００〜５ ０ ０
”Ｃの基板温度が望ましい。基板温度がこれ以上高く
なると、堆積した膜が多結晶になり、固相成長を妨げる
ので好ましくない。ドーピングガスにはＰＣＶＤと同様
Ｂ ２ Ｈ ｅを用いる． 次にこの様にして作製したｐ型ａ−Ｓｉ膜をｎ型層と同
様にＮ２中で４５０℃、３ ０ ｍ ｉ ｎ． ブリ
アニールして膜中の水素を脱離させると同時に膜の緻密
化を図る。ＬＰＧＶＤで成膜した場合はプリアニールの
必要はない．ブリアニール後、５ｏＯ〜６００℃のＮ２
中で８〜７２時間アニールしてｐ型ａ−Ｓｉ膜をｎ型層
と同様に固相成長させて再結晶化Ｓｉｌ０５を作る〈第
１図一（ｅ））。
気は、Ｎ２以外にはＨ２、Ａｒ，Ｈｅガス等がよい。１
×１０６〜Ｉ Ｘ １ ０−”Ｔｏ ｒｒＯ高真空雰囲
気でアニルを行ってもよい。固相成長させたｎ型Ｓｉ表
面を熱酸化法、またはＬＰＣＶＤ法等でＳ ｉ Ｏ ２
膜１０３を５００〜１５００人成膜する。続いてベース
領域に対応する場所の酸化膜をフォトエッチングで除き
開口部を作る（第１図一（Ｃ））。この上にｐ゛型非晶
質シリコン（ａ−Ｓｉ）１０４を約５００〜７００Ａ成
膜する（第１図一（ｄ））．原料ガスにはＳｉＨ一とＢ
２Ｈ６を用いた．Ｂのドーピング壇度は１ ｘ １ ０
”ａｍ−”の濃度領域で行った。ｎ型、ｐ型両層とも成
膜条件は等しく、周波数１３．５６ＭＨｚの高周波を印
加し、高周波電力は３０ｍＷ／ｃｍ２、基板温度は１８
０〜２５０℃である。ＰＣＶＤの場合はｐ型ａ−Ｓｉ成
膜直前にＨ２プラズマまたはＡｒプラズマ処理を行えば
、ｎ型Ｓｉ表面の清浄化と成膜とを連続的に行うことが
できる。ａ−Ｓｉの成膜には減圧化学気相成長法（ＬＰ
ＣＶＤ）を用いることも可能である．ＬＰＧＶＤの場合
は基板温度がなるべく低く成膜速度が速い条件が適して
いる．原料ガスにＳｉＨｄを用イル場合は５００〜５６
０℃、Ｓｉ２Ｈｒ＋を片いる場合は３００〜５ ０ ０
”Ｃの基板温度が望ましい。基板温度がこれ以上高く
なると、堆積した膜が多結晶になり、固相成長を妨げる
ので好ましくない。ドーピングガスにはＰＣＶＤと同様
Ｂ ２ Ｈ ｅを用いる． 次にこの様にして作製したｐ型ａ−Ｓｉ膜をｎ型層と同
様にＮ２中で４５０℃、３ ０ ｍ ｉ ｎ． ブリ
アニールして膜中の水素を脱離させると同時に膜の緻密
化を図る。ＬＰＧＶＤで成膜した場合はプリアニールの
必要はない．ブリアニール後、５ｏＯ〜６００℃のＮ２
中で８〜７２時間アニールしてｐ型ａ−Ｓｉ膜をｎ型層
と同様に固相成長させて再結晶化Ｓｉｌ０５を作る〈第
１図一（ｅ））。
固相成長の初期はＳｉ基板をシードとして、ベース領域
開口部上のａ−Ｓｉ薄膜の垂直方向に進むが、再結晶化
領域がＳｉＯ２膜上に到達すると横方向の固相成長が進
む。固相成長が完了した段階でｐ゛再結晶Ｓｉをベース
領域のバタンにエッチングし、コ（Ｄ 上ニＬ Ｐ Ｃ
Ｖ Ｄ テＳ ｉ Ｏ ２膜１０６を成膜し、次いで
エミッタ領域の開口部をエッチングして作る。エミッタ
のｎ０多結晶Ｓｉｌ０７をＬＰＣＶＤ法で成膜しエミッ
タのバタニングをし、エミッタドライブを１０００℃２
０ ｓ ｅ ｃ． で行う（第１図−（ｆ））．
最後にベース電極のコンタクトホールを開け、取り出
し電極１０８、１０９、１１０を形成し、バタニングし
て完成となる（第１図−（ｇ））． 取り出し電極に
はＡ１、ＡＩ−Ｓｉ−Ｃｕ， Ａｕ， Ｔｉ、等の
金属材料を用いる。
開口部上のａ−Ｓｉ薄膜の垂直方向に進むが、再結晶化
領域がＳｉＯ２膜上に到達すると横方向の固相成長が進
む。固相成長が完了した段階でｐ゛再結晶Ｓｉをベース
領域のバタンにエッチングし、コ（Ｄ 上ニＬ Ｐ Ｃ
Ｖ Ｄ テＳ ｉ Ｏ ２膜１０６を成膜し、次いで
エミッタ領域の開口部をエッチングして作る。エミッタ
のｎ０多結晶Ｓｉｌ０７をＬＰＣＶＤ法で成膜しエミッ
タのバタニングをし、エミッタドライブを１０００℃２
０ ｓ ｅ ｃ． で行う（第１図−（ｆ））．
最後にベース電極のコンタクトホールを開け、取り出
し電極１０８、１０９、１１０を形成し、バタニングし
て完成となる（第１図−（ｇ））． 取り出し電極に
はＡ１、ＡＩ−Ｓｉ−Ｃｕ， Ａｕ， Ｔｉ、等の
金属材料を用いる。
以上述べたように本発明の半導体装置の製造方法によれ
ば、ドープトａ−Ｓｉを６ ０ ０ ”Ｃという低温で
固相成長させるので、７００人程度という薄いベース幅
ながらきわめて急峻な不純物漬度分布を持つたベースー
コレクタ接合を実現することが可能になる．不純物原子
の活性化率は同相或長が完了している場合はほぼ１００
％になる．しかも、ベース中の不純物漬度はＰＣＶＤ法
によるａ−Ｓｉ成膜時のドーピングガス流量で決まるの
で、不純物濃度の制御も容易である．またベース幅はａ
−Ｓｉの膜厚で決まるので、イオン打ち込み法と比較す
ると、はるかに簡単かつ精密なベース幅制御が可能であ
る．さらに、ＰＣＶＤ法は大面積に均一にａ−Ｓｉ膜を
成膜することが可能なので、スルーブットも飛躍的に増
大する。更に本実施例の場合コレクタ、ベース両層をＳ
ｉＯ２膜で分離する構造をとっているので寄生容量も著
しく低減でき高性能化に寄与する．またエミッタ材料の
禁制帯幅をベース材料の禁制帯幅よりも大きい材料（本
実施例の場合はＳｉＣ、ダイアモンド、微結晶Ｓｉ等）
で作製し、ヘテロ接合バイボーラトランジスタ（ＨＢＴ
）の構造とすることもできる．ＨＢＴにした場合はホモ
接合バイボーラトランジスタよりもさらに高濡度のベー
ス不純物漬度を保ったままリーク電流を低く抑えられる
ので、ベース厚を薄くする効果とあいまって、きわめて
高速、高ｈ『。の薄膜バイボーラトランジスタを実現で
きる． 本実施例ではｎｐｎｌ−ランジスタを例にとって説明し
たが、ｐｎｐ ｈランジスタも同様に作製できるのはも
ちろんである。また本プロセスは、Ｓｉ系半導体に限ら
ずＧｅ．ＳｉＧｅや、ＧａＡｓ、ＩｎＡｓ等の化合物半
導体プロセスにも適用可能である． ［発明の効果コ 本発明によれば、浅いベース厚ながらきわめて急峻なベ
ースーコレクタ接合を容易に実現できる。
ば、ドープトａ−Ｓｉを６ ０ ０ ”Ｃという低温で
固相成長させるので、７００人程度という薄いベース幅
ながらきわめて急峻な不純物漬度分布を持つたベースー
コレクタ接合を実現することが可能になる．不純物原子
の活性化率は同相或長が完了している場合はほぼ１００
％になる．しかも、ベース中の不純物漬度はＰＣＶＤ法
によるａ−Ｓｉ成膜時のドーピングガス流量で決まるの
で、不純物濃度の制御も容易である．またベース幅はａ
−Ｓｉの膜厚で決まるので、イオン打ち込み法と比較す
ると、はるかに簡単かつ精密なベース幅制御が可能であ
る．さらに、ＰＣＶＤ法は大面積に均一にａ−Ｓｉ膜を
成膜することが可能なので、スルーブットも飛躍的に増
大する。更に本実施例の場合コレクタ、ベース両層をＳ
ｉＯ２膜で分離する構造をとっているので寄生容量も著
しく低減でき高性能化に寄与する．またエミッタ材料の
禁制帯幅をベース材料の禁制帯幅よりも大きい材料（本
実施例の場合はＳｉＣ、ダイアモンド、微結晶Ｓｉ等）
で作製し、ヘテロ接合バイボーラトランジスタ（ＨＢＴ
）の構造とすることもできる．ＨＢＴにした場合はホモ
接合バイボーラトランジスタよりもさらに高濡度のベー
ス不純物漬度を保ったままリーク電流を低く抑えられる
ので、ベース厚を薄くする効果とあいまって、きわめて
高速、高ｈ『。の薄膜バイボーラトランジスタを実現で
きる． 本実施例ではｎｐｎｌ−ランジスタを例にとって説明し
たが、ｐｎｐ ｈランジスタも同様に作製できるのはも
ちろんである。また本プロセスは、Ｓｉ系半導体に限ら
ずＧｅ．ＳｉＧｅや、ＧａＡｓ、ＩｎＡｓ等の化合物半
導体プロセスにも適用可能である． ［発明の効果コ 本発明によれば、浅いベース厚ながらきわめて急峻なベ
ースーコレクタ接合を容易に実現できる。
このため、薄膜バイボーラトランジスタの低コスト化、
高性能化に絶大な寄与を果たす。また本発明はバイボー
ラトランジスタだけではなく、ＭＯＳ型トランジスタ、
Ｂｉ−ＣＭＯＳＩＣ、フォトトランジスタ、サイリスタ
等半導体素子全般に応用が可能である。
高性能化に絶大な寄与を果たす。また本発明はバイボー
ラトランジスタだけではなく、ＭＯＳ型トランジスタ、
Ｂｉ−ＣＭＯＳＩＣ、フォトトランジスタ、サイリスタ
等半導体素子全般に応用が可能である。
第１図は本発明の半導体装置の製造工程を示す図．１０
０・・・・・・・・・絶縁基板 １０１・・・・・・・・・ｎ”ａ−Ｓｉ膜１０２・・・
・・・・・・ｎ゜ 再結晶化Ｓｉ１ ０３、 １０６・
・・・・・・・・ＳｉＯ２膜１０４・・・・・・・・・
ｐ”ａ−Ｓｉ膜１０５・・・・・・・・・ｐ゛ 再結晶
Ｓｉ１ ０７・−・−・−−−−ｎ１ ｐｏｌｙ−Ｓ
ｉ１０８・・・・・・・・・ベース電極 １０９・・・・・・・・・エミッタ電極１１０・・・・
・・・・・コレクタ電極以上
０・・・・・・・・・絶縁基板 １０１・・・・・・・・・ｎ”ａ−Ｓｉ膜１０２・・・
・・・・・・ｎ゜ 再結晶化Ｓｉ１ ０３、 １０６・
・・・・・・・・ＳｉＯ２膜１０４・・・・・・・・・
ｐ”ａ−Ｓｉ膜１０５・・・・・・・・・ｐ゛ 再結晶
Ｓｉ１ ０７・−・−・−−−−ｎ１ ｐｏｌｙ−Ｓ
ｉ１０８・・・・・・・・・ベース電極 １０９・・・・・・・・・エミッタ電極１１０・・・・
・・・・・コレクタ電極以上
Claims (4)
- （１）絶縁基板上にエミッタ領域、ベース領域、コレク
タ領域を有する半導体装置において、非晶質半導体薄膜
をアニールによる固相成長で再結晶化させて作製したこ
とを特徴とする半導体装置。 - （２）前記ベース領域は、成膜時に不純物が膜中に導入
されていることを特徴とする請求項１記載の半導体装置
。 - （３）半導体基板上に非晶質半導体薄膜を成膜する工程
と、前記非晶質半導体薄膜をアニールして固相成長させ
る工程とを、少なくとも有することを特徴とする請求項
１記載の半導体装置の製造方法。 - （４）前記非晶質半導体薄膜はプラズマ化学気相成長法
または減圧化学気相成長法で成膜することを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190754A JPH0354830A (ja) | 1989-07-24 | 1989-07-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190754A JPH0354830A (ja) | 1989-07-24 | 1989-07-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354830A true JPH0354830A (ja) | 1991-03-08 |
Family
ID=16263178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190754A Pending JPH0354830A (ja) | 1989-07-24 | 1989-07-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162408A (ja) * | 1994-12-08 | 1996-06-21 | Nec Corp | 半導体装置の製造方法 |
| KR200448525Y1 (ko) * | 2009-03-14 | 2010-04-21 | 김상순 | 지팡이 |
-
1989
- 1989-07-24 JP JP1190754A patent/JPH0354830A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162408A (ja) * | 1994-12-08 | 1996-06-21 | Nec Corp | 半導体装置の製造方法 |
| KR200448525Y1 (ko) * | 2009-03-14 | 2010-04-21 | 김상순 | 지팡이 |
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