JPH02263172A - サイリスタバルブの素子故障診断方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はサイリスタバルブ、特に高電圧サイリスタバル
ブの全てのサイリスタ素子の状態を監視し、論理判断に
基いてサイリスタ素子の故障診断を行なうサイリスタバ
ルブの素子診断方法に関する。

（従来の技術） 例えば静止形無動電力補償装置（以下ＳＶＣと略称する
）のサイリスタバルブにおいては、直列に接続された多
数のサイリスタ素子が使用されている。一方、サイリス
タ素子は、それ自体またはゲート回路等の故障により破
損に至る可能性があるため、一般には所定の数のサイリ
スタ素子をマージンとして直列に接続している。従って
、すイリスタ素子が故障して故障素子数がこのマージン
サイリスタの数に達した場合は、サイリスタバルブを運
転不能にして停止し、故障サイリスタ素子を交換する必
要がある。このような保守を行なうためには、サイリス
タ素子の故障を監視し、故障素子数を常時知ることが重
要となっている。

かかる要求に対して、近年サイリスタ素子の故障の監視
にマイクロコンピュータを応用したサイリスタ素子の故
障診断装置が利用されるようになってきている。第４図
は周知の素子故障診断装置のブロック図で、複数個の各
サイリスタ素子ど１β 〜基Ｎにはコンデンサ、抵抗等からなる分圧回路２が並
列に接続され、各サイリスタ素子昇１〜Ｊ８Ｎの順方向
印加電圧を検出するための発光素子１１と電流制限用抵
抗１２の直列回路も併せて並列接続される。一方、発光
素子１１には逆電圧防止用のダイオード１３が並列に接
続される。各発光素子１１は通電により光を発生するが
、この光信号はライトガイド１４を通じて故障診断部１
５に導入され、光電変換回路１６で電気信号８１〜合に
対応して出力される電圧検出信号となる。各電圧検出信
号ａ、〜ａＮはラッチ回路２１に入力される。ラッチ回
路２１は電圧検出信号ａ１〜ａＮをデータとして保持す
るが、このデータはＣＰＵ　（中央処理装置）２５を介
してＲＡＭ　（ランダムアクセスメモリ）回路２２に格
納される。

ｌ１０（入力／出力）回路２３はＣＰＵ２５と外部の間
でインターフェースを行なう作用を有し、一方ＲＯＭ　
（リードオンメモリ）回路２４はデータの読込みや素子
故障判別のためのプログラムを内臓している。なお、ラ
ッチ回路２１、ＣＰＵ２５、ＲＡＭ回路２２、ＲＯＭ回
路２４、Ｉ１０回路２３は併せてマイクロコンピュータ
部ＭＣを構成している。

ところで、ＣＰＵ２５から一定間隔でサンプリングパル
スＰが発生するが、これはラッチ回路２１にデータ読込
みを指示する信号として作用する。また、Ｉ１０回路２
３からは、素子故障信号、素子故障数、故障素子番号等
が出力信号Ｃとして出力されることになる。なお、第４
図においては簡単のため、逆方向のサイリスタ素子の電
圧検出回路等は省略されている。

かかる構成において、サイリスタバルブに順方向電圧が
印加されている時、サンプリングパルスＰが発生すると
、サイリスタ素子ｓ１が正常であれば発光素子１１が光
信号を発生するので、電圧検出信号ａ１は順電圧期間中
、出力“１”を発生し、ラッチ回路２１は“０″を読込
むことになる。

また、サイリスタ素子８１〜ＳＮのうち、正常なサイリ
スタ素子により、電圧検出信号ａ１〜ａＮのうちいずれ
かが出力“１”を発生する。マイクロコンピュータ部Ｍ
Ｃは、ＲＯＭ回路２４に組込まれたプログラムロジック
により電圧検出信号ａ１〜ａＮのＮ個の信号の論理和を
とるように動作する。この場合、その結果が“１”とな
るので、各電圧信号ａ、〜ａＮをＲＡＭ回路２２に電圧
検出論理データとして記憶する。また電圧検出信号ａ】
〜ａＮが“０″ならデータ“ｏ″として、“１”ならデ
ータが“１”として記憶されることになる。

一方、サイリスタバルブに順方向電圧が印加されていな
い時にサンプリングパルスＰが発生すると、サイリスタ
素子８１〜ＳＮからの電圧検出信号ａ、〜ａＮは全て“
０“であり、ラッチ回路２１は０″を読込むことになる
。

従って、電圧検出信号ａ、〜ａＮのＮ個の電圧検出信号
の論理和は“０“となるので、この場合には各電圧検出
信号ａ１〜ａＮをＲＡＭ回路２２に記憶しない。

このようにしてＲＡＭ回路２２に記憶された電圧検出論
理データを用いてＲＯＭ回路２４に組込まれた故障判別
プログラムロジックにより、各電圧信号と電圧信号の論
理和との不一致を検出すると素子故障の診断が行なわれ
ることになる。故障診断の結果、例えば素子故障が発見
された場合、素子故障信号、素子故障数、故障サイリス
タ番号等がＩ１０回路２３から出力信号Ｃとして出力さ
れることになる。

以上述べた如く第４図の構成によれば、サイリスタ素子
が多数あるにもががゎらず、短時間でサイリスタバルブ
内の全サイリスタ素子の故障診断を行なうことが可能で
ある。

（発明が解決しようとする課題） ところで、前述した従来のサイリスタバルブの素子故障
診断方法では、サイリスタバルブの順方向電圧の印加時
間が短くなると、誤動作をする虞れかある。以下このこ
とについて説明する。

第５図はＳＶＣにおいて、リアクトルに流れる電流をサ
イリスタバルブで位相制御するサイリスタ制御リアクト
ル（以下ＴＣＲと称す）のサイリスタバルブの電圧波形
を示すものである。第５図に示すように、サイリスタバ
ルブの制御角αが９０°に近付くと、サイリスタバルブ
の順方向電圧の印加時間が短くなる。この時、サイリス
タ索子Ｓ、〜ＳＮからの電圧検出信号ａ１〜ａＮは電圧
検出回路の応答のばらつきがあるため、信号の発生が時
間的に不揃いになる。

例えばｎ番目の電圧検出回路の応答が一番遅く、応答時
間がｔｎであるとすると、サイリスタバルブの順方向電
圧印加時間がｔｎ未満ではサイリスタ素子が健全である
にもかかわらず、電圧検出信号ａｎが“０”となる。一
方、他の電圧検出回路の応答はｎ番目のものより速いの
で、電圧検出信号ａｎ　〜ａｎ−１、ａｎ＋１〜ａＮの
うち、いずれかは“１′である。このようなタイミング
でサンプリングパルスＰが発生すると、電圧検出信号ａ
１〜ａＮの論理和が“１”であるため、このデータが素
子故障の判定に用いられ、ｎ番目のサイリスタ素子か故
障したものと誤検出してしまう。

上記ではサイリスタバルブの順方向電圧の印加電圧が短
い場合を例に説明したが、印加電圧が長い場合でも順方
向電圧が印加開始した直後は、やはり電圧検出信号ａ１
〜ａＮが不揃いであるため、この時点でサンプリングパ
ルスＰが発生すると前述同様に誤検出をしてしまう。

このように従来の素子故障診断方法では、サイリスタバ
ルブの制御角が特定位相に近付くとサイリスタバルブの
印加電圧が短くなったり、長くなったすすることで電圧
検出信号が不揃いになり、この時点でサンプリングパル
スが発生すると誤検出の虞れがある。このため、サイリ
スタバルブの無用な停止、あるいはＳＶＣシステムの無
用なシステムダウンを引起こす可能性がある。

本発明の目的は、電圧検出回路の応答ばらつきがあって
も電圧検出信号を誤検出することがなく、サイリスタの
故障診断を確実に行なうことができるサイリスタバルブ
の素子故障診断方法を提供することにある。

［課題を解決するための手段］ 本発明は上記目的を達成するため、並列接続されたサイ
リスタを複数個直列接続して構成されるサイリスタバル
ブの各サイリスタに印加電圧を検出する電圧検出回路を
並列に設け、この電圧検出回路より出力される各サイリ
スタの電圧検出信号をサンプリングパルスに同期させて
取込んで、各サイリスタの電圧検出信号と前記各電圧検
出信号の論理和とを比較して両者が不一致のとき素子故
障と診断するサイリスタバルブの素子故障診断方法にお
いて、前記各サイリスタの電圧検出信号と前記各電圧検
出信号の論理和とを比較するに際して、ある時刻のサン
プリングパルスに同期して取込まれる前記サイリスタバ
ルブの各サイリスタ電圧検出信号の論理和とこれとは相
前後して発生するサンプリングパルスに同期して取込ま
れる前記サイリスタバルブの各サイリスタ電圧検出信号
の論理和が共に一致しているかどうかを判定し、両者が
一致しているときのみ各サイリスタバルブの素子の診断
を行なうようにしたものである。

（作用） このようなサイリスタバルブの素子故障診断方法にあっ
ては、サイリスタバルブの印加電圧がサンプリング発生
時刻よりも例えば短い場合には相前後する２つのサンプ
リングパルス発生時刻において、先のサンプリング発生
時刻での各サイリスタ素子の電圧検出信号の論理和と後
のサンプリング発生時刻での各サイリスタ素子の電圧検
出信号の論理和とが不一致となり、このときは各サイリ
スタの電圧検出信号が素子故障判定のデータとして使用
されないので、電圧検出回路の応答ばらつきによる誤動
作を防止ことか可能となる。

（実施例） 以下本発明の一実施例を図面を参照して説明する。

第１図はマイクロコンピュータ部ＭＣの構成例を示すも
ので、図示はしていないがサイリスタバルブ側の構成は
第４図と同様である。即ち、第１図において、第４図と
異なる点はＲＡＭ回路２２内をメモリ領域１−１．１−
２．２−１゜２−２．３に分割したもので、これらの分
割領域にはＣＰＵ２５で処理１判断された素子故障診断
に必要なデータが記憶されるものである。

次に本発明によるサイリスタバルブの素子故障診断方法
について、第２図に示すＴＣＲのサイリスタバルブの電
圧波形を参照しながら説明する。

まず、サンプリングパルス発生時刻Ｔ１で電圧検出信号
ａ１（Ｔ１）〜ａＮ（Ｔ１〉がラッチ回路２１によりラ
ッチされると、これらの各信号はＣＰＵ２５を経由して
ＲＡＭ２２の分割領域１−１に記憶される。その後、Ｃ
ＰＵ２５により各電圧検出信号ａｌ（Ｔｔ）〜ａ　Ｎ　
（Ｔｓ　）の論理和を演算し、その結果を分割領域１−
２に記憶する。

次のサンプリングパルス発生時刻Ｔ２でも同様に電圧検
出信号ａｘ　（Ｔ２　）　〜ａＮ　（Ｔ２　）がラッチ
回路２１にラッチされると、これらの各信号はＣＰＵ２
５を経由してＲＡＭ２２の分割領域２−１に記憶される
。その後、ＣＰＵ２５により各電圧検出信号ａ　１（Ｔ
２　）〜ａ　Ｎ　（Ｔ２　）の論理和を演算し、その結
果を分割領域２−２に記憶する。

さらに、分割領域１−２．２−２に記憶されたデータが
共に“１”のときは分割領域１−１２−１に記憶されて
いる各データａ　１（Ｔｔ　）〜ａＮ（ＴＩ）　、　　
ａｌ　（Ｔ２　）〜ａ　Ｎ　（Ｔ２　）について各々論
理和（例えばａｎ（ＴＩ）とａｎ（Ｔ：＋）との論理和
）をとり、分割領域３に記憶する。その後、ＣＰＵ２５
ではＲＯＭ２４に内臓されている素子故障判定プログラ
ムロジックに基き、ＲＡＭ回路２２内の分割領域３のデ
ータを用いて素子故障の判定を行なう。

一方、第２図に示すように順方向電圧の印加時間が短い
場合には、相前後するサンプリングパルス発生時刻Ｔ、
、Ｔ２において、例えばＴ２では電圧検出信号ａ＋　（
ＴＩ　）　〜ａＮ　（Ｔｔ　）　Ｎの論理和が“１”と
なるが、Ｔ１では電圧検出信号ａ１（Ｔ２）〜ａ　Ｎ　
（Ｔ２　）の論理和が“０”となる。したがって、この
ような場合には分割領域１−２゜２−２に記憶されたデ
ータの論理和が“０”となるため、分割領域３に対して
前述したような素子故障判定のためのデータは記憶され
ない。即ち、サイリスタバルブの印加時間がサンプリン
グパルス発生間隔ΔＴよりも短い場合は、相前後する時
刻”ｒ、、Ｔ２のうち、一方の電圧検出信号ａ１〜ａＮ
の論理和が０”となることを利用し、データの有意性を
判定している。

上記の説明は順方向電圧の印加電圧が短い場合であるが
、これとは逆に印加電圧か長い場合でも前述同様に相前
後する時刻Ｔ、、Ｔ２のうち、方の電圧検出信号ａ１〜
ａＮの論理和が“Ｏ”となるので、この場合にも素子故
障判定のデータは分割領域３に記憶されない。

また第２図において、サンプリングパルスＰの間隔を特
に定めなかったが、パルス間隔が電圧検出回路の応答ば
らつきΔＴ以上のときは前述したことからも明らかなよ
うに誤検出の虞れはない。

こように本実施例では、電圧検出回路に応答ばらつきが
あっても誤検出をすることがないので、素子故障診断を
確実に行なうことができる。

次に本発明の他の実施例について説明する。

上記実施例では時間的に相前後する２つのサンプリング
データだけを用いて素子故障判定を行なう例について述
べたが、さらに確実な素子故障判定を行なうには相前後
する２つのサンプリングデータを複数対用いばよい。

第３図は１サイクル毎に相前後する２つのデータを記憶
し、Ｍサイクル後に素子故障判定を行なう場合の例を示
したものである。

第３図の場合には、第１図のＲＡＭ回路２２の中にデー
タの記憶回数をカウントするための領域が設けられるも
のである。

］４ したがって、この領域に記憶されるカウント値がＭ個と
なった時に素子故障の判定が行なわれる。

この場合、素子故障の判定に当たってはカウント領域に
各サイリスタ素子の電圧検出信号が２ＸＭ個記憶される
ので、この２ＸＭ個の論理和を用いて最終的に当該素子
が故障か否かを判定するようにしてもよい。

なお、カウント領域のカウント値の増加は相前後する２
つのサンプリング時刻での電圧検出信号ａ１〜ａＮの論
理和が両方共“１”になった時に行なわれる。この場合
、カウント値が増加した後は次のサイクルまでの間適宜
サンプリングパルスを休止し、ＣＰＵに対して他の作業
を行なわせるようにしてもよい。

［発明の効果］ 以上述べたように本発明によれば、電圧検出回路の応答
ばらつきがあっても電圧検出信号を誤検出子ることかな
く、サイリスタの故障診断を確実に行なうことができ、
もってサイリスタバルブの保護と無用なシステムダウン
を防止できるサイリスタバルブの素子故障診断方法を提
供することかできる。

【図面の簡単な説明】

第１図は本発明によるサイリスタバルブの素子故障診断
方法を説明するだめの一実施例を示すブロック図、第２
図は同実施例の作用を説明するためのタイムチャート、
第３図は本発明の他の実施例の作用を説明するためのタ
イムチャート、第４図は従来のサイリスタバルブの素子
故障診断方法を説明するための構成例を示すブロック図
、第５図は同じくその作用を説明するためのタイムチャ
ートである。 ５ｌ−８Ｎ・・・サイリスタ素子、２・・・分圧回路、
１１・・・発光素子、１２・・・限流抵抗、１３・・・
ダイオード、１４・・・ライトガイド、１５・・・故障
診断部、１６・・・光電変換回路、２１・・・ラッチ回
路、２２・・・ＲＡＭ回路、１−１．１−２．ｌ−１，
２−２゜３・・・ＲＡＭ回路内の分割領域、２３・・・
１１０回路、２４・・・ＲＯＭ回路。 出願人代理人　弁理士　鈴江武彦

Claims (1)

【特許請求の範囲】
1. 並列接続されたサイリスタを複数個直列接続して構成さ
   れるサイリスタバルブの各サイリスタに印加電圧を検出
   する電圧検出回路を並列に設け、この電圧検出回路より
   出力される各サイリスタの電圧検出信号をサンプリング
   パルスに同期させて取込んで、各サイリスタの電圧検出
   信号と前記各電圧検出信号の論理和とを比較して両者が
   不一致のとき素子故障と診断するサイリスタバルブの素
   子故障診断方法において、前記各サイリスタの電圧検出
   信号と前記各電圧検出信号の論理和とを比較するに際し
   て、あるサンプリング発生時刻のサンプリングパルスに
   同期して取込まれる前記サイリスタバルブの各サイリス
   タ電圧検出信号の論理和とこれとは相前後して発生する
   サンプリングパルスに同期して取込まれる前記サイリス
   タバルブの各サイリスタ電圧検出信号の論理和が共に一
   致しているかどうかを判定し、両者が一致しているとき
   各サイリスタバルブの素子の診断を行なうことを特徴と
   するサイリスタバルブの素子故障診断方法。