JPS6116092B2 - - Google Patents
Info
- Publication number
- JPS6116092B2 JPS6116092B2 JP56098016A JP9801681A JPS6116092B2 JP S6116092 B2 JPS6116092 B2 JP S6116092B2 JP 56098016 A JP56098016 A JP 56098016A JP 9801681 A JP9801681 A JP 9801681A JP S6116092 B2 JPS6116092 B2 JP S6116092B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- arithmetic
- circuit
- result data
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
- G06F11/1497—Time redundant execution of software on a single processing unit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は演算装置、特に少くとも２つの変数を
互に交換しても演算結果が変らない演算装置に関
する。
互に交換しても演算結果が変らない演算装置に関
する。
従来の演算装置で信頼度の高い演算結果を得る
には、演算回路を二重化して並行して同一演算を
行なわせ、各々の演算結果を比較して障害がない
かを確かめ信頼度を高めている。
には、演算回路を二重化して並行して同一演算を
行なわせ、各々の演算結果を比較して障害がない
かを確かめ信頼度を高めている。
第１図に従来の演算装置のブロツク図を示す。
演算回路１および２は、接続線１０１および１０
２を介して外部装置（図示せず）からそれぞれ与
えられる入力に応答して、同一の演算を行い、接
続線１０３および１０４を介して比較回路３にそ
れぞれの演算結果を出力する。比較回路３はこれ
らの演算結果を比較し、これらが同一であれば演
算は正しく行なわれ演算結果は正しいものとして
接続線１０５を介して他装置（図示せず）に正し
いことを示す信号を出力する。もし、比較回路３
での比較でそれぞれの演算結果が異つたときに
は、接続線１０５を介して警報を発し演算回路１
または２のいづれかの演算回路が障害であること
を知らせる。従来装置ではこのようにして演算結
果の信頼度を高めていたが、上述のように演算回
路が二重化されているため、金物（ハードウエ
ア）量が多量になるという欠点がある。上述の欠
点については少くとも２つの変数（データ）を互
に交換しても演算結果が変らない従来の演算装置
においても例外ではなく、演算結果の信頼度を高
めるために演算回路の二重化を行ない、金物量が
多量になるという欠点がある。
演算回路１および２は、接続線１０１および１０
２を介して外部装置（図示せず）からそれぞれ与
えられる入力に応答して、同一の演算を行い、接
続線１０３および１０４を介して比較回路３にそ
れぞれの演算結果を出力する。比較回路３はこれ
らの演算結果を比較し、これらが同一であれば演
算は正しく行なわれ演算結果は正しいものとして
接続線１０５を介して他装置（図示せず）に正し
いことを示す信号を出力する。もし、比較回路３
での比較でそれぞれの演算結果が異つたときに
は、接続線１０５を介して警報を発し演算回路１
または２のいづれかの演算回路が障害であること
を知らせる。従来装置ではこのようにして演算結
果の信頼度を高めていたが、上述のように演算回
路が二重化されているため、金物（ハードウエ
ア）量が多量になるという欠点がある。上述の欠
点については少くとも２つの変数（データ）を互
に交換しても演算結果が変らない従来の演算装置
においても例外ではなく、演算結果の信頼度を高
めるために演算回路の二重化を行ない、金物量が
多量になるという欠点がある。
本発明の目的は、少くとも２つの変数を互に交
換しても演算結果が変らない演算装置での従来の
上述の欠点を除去し、金物量を大幅に削減して信
頼度の高い演算結果を得る演算装置を提供するこ
とにある。
換しても演算結果が変らない演算装置での従来の
上述の欠点を除去し、金物量を大幅に削減して信
頼度の高い演算結果を得る演算装置を提供するこ
とにある。
本発明の演算装置は複数のデータを試験信号に
より互に入れ替えて入力できる入力手段と、前記
複数のデータが与えられたとき出力する第１の演
算結果データと前記入力手段により互に入れ替え
られた前記複数のデータが与えられたとき出力す
る第二の演算結果データとが正常動作のときには
一致する演算回路と、前記第一の演算結果データ
を保持する保持手段と、該保持手段により保持さ
れた前記第一の演算結果データと前記第二の演算
結果データとを比較しこれらの不一致を検出する
比較検出手段とを備えて構成される。また本発明
の演算装置は複数のデータを試験信号により互に
入れ替えて入力できる入力手段と、前記複数のデ
ータが与えられたとき出力する第一の演算結果デ
ータと前記入力手段により互に入れ替えられた前
記複数のデータが与えられたときに出力する第二
の演算結果データとが正常動作のときには一致す
る演算回路と、前記演算回路からの前記第一およ
び第二の演算結果データを縮退したデータを作成
する縮退手段と、前記第一の演算結果データを前
記縮退手段により縮退した第一の縮退データを保
持する保持手段と、該保持手段により保持された
前記第一の縮退データと前記第二の演算結果デー
タに対応する第二の縮退データとを比較しこれら
の不一致を検出する比較検出手段とを備えて構成
される。
より互に入れ替えて入力できる入力手段と、前記
複数のデータが与えられたとき出力する第１の演
算結果データと前記入力手段により互に入れ替え
られた前記複数のデータが与えられたとき出力す
る第二の演算結果データとが正常動作のときには
一致する演算回路と、前記第一の演算結果データ
を保持する保持手段と、該保持手段により保持さ
れた前記第一の演算結果データと前記第二の演算
結果データとを比較しこれらの不一致を検出する
比較検出手段とを備えて構成される。また本発明
の演算装置は複数のデータを試験信号により互に
入れ替えて入力できる入力手段と、前記複数のデ
ータが与えられたとき出力する第一の演算結果デ
ータと前記入力手段により互に入れ替えられた前
記複数のデータが与えられたときに出力する第二
の演算結果データとが正常動作のときには一致す
る演算回路と、前記演算回路からの前記第一およ
び第二の演算結果データを縮退したデータを作成
する縮退手段と、前記第一の演算結果データを前
記縮退手段により縮退した第一の縮退データを保
持する保持手段と、該保持手段により保持された
前記第一の縮退データと前記第二の演算結果デー
タに対応する第二の縮退データとを比較しこれら
の不一致を検出する比較検出手段とを備えて構成
される。
次に本発明について図面を参照して詳細に説明
する。
する。
以後の説明の便宜上、演算装置に割り当てられ
た演算時間をＴとし、（すなわち、演算装置には
Ｔを周期として変数が与えられる）この演算時間
Ｔは演算回路に入力データが与えられ演算結果を
出すまでの演算時間T1と、演算回路の演算動作
チエツクの時間T2とからなる。時間T1で演算を
行い、時間T2で演算回路の入力データを交換し
てもう一度演算を行い、時間T1での演算結果
と、時間T2での演算結果とを比較し、演算動作
のチエツクを行い演算結果の信頼度を高めるのが
本発明の原理であり、いわば時間軸上での二重化
を図つたものである。
た演算時間をＴとし、（すなわち、演算装置には
Ｔを周期として変数が与えられる）この演算時間
Ｔは演算回路に入力データが与えられ演算結果を
出すまでの演算時間T1と、演算回路の演算動作
チエツクの時間T2とからなる。時間T1で演算を
行い、時間T2で演算回路の入力データを交換し
てもう一度演算を行い、時間T1での演算結果
と、時間T2での演算結果とを比較し、演算動作
のチエツクを行い演算結果の信頼度を高めるのが
本発明の原理であり、いわば時間軸上での二重化
を図つたものである。
第２図は本発明の一実施例のブロツク図であ
る。便宜上、この実施例では二つの変数ｘおよび
ｙの場合について説明する。変数ｘは接続線１０
６を介して、変数ｙは接続線１０７を介し切替回
路５および６に与えられる。切替回路５は時間
T1の間では変数ｘを、時間T2の間は変数ｙを接
続線１０８を介して演算回路４に与え、切替回路
６は時間T1の間では変数ｙを、時間T2の間では
変数ｘを接続線１０９を介して演算回路４に与え
るように動作する。切替回路５および６の切替動
作は、接続線１１４を介して与えられる試験信号
により行なわれる。試験信号の周期はＴであり、
T1時間の間論理“０”、T2時間の間論理“１”と
なる。
る。便宜上、この実施例では二つの変数ｘおよび
ｙの場合について説明する。変数ｘは接続線１０
６を介して、変数ｙは接続線１０７を介し切替回
路５および６に与えられる。切替回路５は時間
T1の間では変数ｘを、時間T2の間は変数ｙを接
続線１０８を介して演算回路４に与え、切替回路
６は時間T1の間では変数ｙを、時間T2の間では
変数ｘを接続線１０９を介して演算回路４に与え
るように動作する。切替回路５および６の切替動
作は、接続線１１４を介して与えられる試験信号
により行なわれる。試験信号の周期はＴであり、
T1時間の間論理“０”、T2時間の間論理“１”と
なる。
演算回路４は、入力変数であるｘおよびｙを交
換しても演算結果が変らない演算を行う回路であ
る。演算例をあげればx2＋y2、xy／（ｘ＋ｙ）等
である。
換しても演算結果が変らない演算を行う回路であ
る。演算例をあげればx2＋y2、xy／（ｘ＋ｙ）等
である。
縮退回路７は、この回路への入力データを特徴
ずける簡略化された入力データよりもデータ量の
少ない出力データを発生する回路であり、一例と
してデータの誤り検出訂正に使用する公知のパリ
テイビツトやサイクリツクコードの発生回路がこ
れに相当する。
ずける簡略化された入力データよりもデータ量の
少ない出力データを発生する回路であり、一例と
してデータの誤り検出訂正に使用する公知のパリ
テイビツトやサイクリツクコードの発生回路がこ
れに相当する。
保持回路８は、この回路に入力されるデータを
一旦格納したあと出力する回路であり、接続線１
１４を介して与えられる試験信号が論理“１”の
間、その直前に格納したデータを保持し出力する
回路である。
一旦格納したあと出力する回路であり、接続線１
１４を介して与えられる試験信号が論理“１”の
間、その直前に格納したデータを保持し出力する
回路である。
比較回路９は、接続線１１２および接続線１１
１を介して与えられる２つの入力データを比較
し、不一致のとき論理“１”を出力する。
１を介して与えられる２つの入力データを比較
し、不一致のとき論理“１”を出力する。
パルス発生回路１１は、接続線１１４を介して
試験信号の論理“１”が与えられると一定時間ｔ
後に所定のパルス幅T3のパルスを発生する回路
である。
試験信号の論理“１”が与えられると一定時間ｔ
後に所定のパルス幅T3のパルスを発生する回路
である。
実施例の動作について説明する。
先ず時間T1の間の動作について説明する。変
数ｘは接続線１０６の切替回路５および接続線１
０８を介して演算回路４に入力され、一方変数ｙ
は接続線１０７切替回路６および接続線１０９を
介して演算回路４に入力される。演算回路４は所
定の演算を行ない、演算結果を接続線１１０を介
して出力する。この出力は縮退回路７に与えられ
る。縮退回路７は、与えられた入力データを縮退
したデータ、例えば、与えられた入力データに対
応するパリテイビツトを出力し、この出力を接続
線１１１を介して保持回路８および比較回路９に
与える。保持回路８は、自己の保持しているデー
タを接続線１１２を介して比較回路９に与える。
時間T1の間は比較回路９の２つの入力は必ず同
一となるので、比較回路９からは接続線１１３を
介して論理“０”が出力される。したがつてアン
ド回路１０の接続線１１６を介しての出力は論理
“０”となる。
数ｘは接続線１０６の切替回路５および接続線１
０８を介して演算回路４に入力され、一方変数ｙ
は接続線１０７切替回路６および接続線１０９を
介して演算回路４に入力される。演算回路４は所
定の演算を行ない、演算結果を接続線１１０を介
して出力する。この出力は縮退回路７に与えられ
る。縮退回路７は、与えられた入力データを縮退
したデータ、例えば、与えられた入力データに対
応するパリテイビツトを出力し、この出力を接続
線１１１を介して保持回路８および比較回路９に
与える。保持回路８は、自己の保持しているデー
タを接続線１１２を介して比較回路９に与える。
時間T1の間は比較回路９の２つの入力は必ず同
一となるので、比較回路９からは接続線１１３を
介して論理“０”が出力される。したがつてアン
ド回路１０の接続線１１６を介しての出力は論理
“０”となる。
次に、時間T2の間の動作について説明する。
この場合は、時間T1の経過後接続線１１４を介
して時間T2の間、論理“１”の試験信号が本装
置に与えられる。切替回路５および６に論理
“１”の試験信号が与えられると変数ｘは接続線
１０６、切替回路６および接続線１０９を介して
演算回路４に与えられ、また変数ｙは接続線１０
７、切替回路５および接続線１０８を介して演算
回路４に与えられる。これにより、前述の時間
T1の間における変数ｘとｙとが互に交換されて
演算回路４に入力されたことになる。演算回路４
は所定の演算結果を接続線１１０を介して出力す
る。この出力は、縮退回路７に入力され縮退され
たデータが接続線１１１を介して、保持回路８に
入力されるが保持回路８は接続線１１４を介して
論理“１”の試験信号を受信しているので、その
寸前に格納したデータ、すなわち、時間T1の間
における縮退したデータを保持しつづけ、接続線
１１２を介してこのデータを比較回路９に与え
る。一方、比較回路９は時間T2の間の縮退した
データを接続線１１１を介して受信する。したが
つて、比較回路９は時間T1の間における縮退し
たデータと、時間T2の間における縮退したデー
タとを比較し、一致すれば論理“０”を、一致し
なければ論理“１”を接続線１１３を介してアン
ド回路１０に送る。
この場合は、時間T1の経過後接続線１１４を介
して時間T2の間、論理“１”の試験信号が本装
置に与えられる。切替回路５および６に論理
“１”の試験信号が与えられると変数ｘは接続線
１０６、切替回路６および接続線１０９を介して
演算回路４に与えられ、また変数ｙは接続線１０
７、切替回路５および接続線１０８を介して演算
回路４に与えられる。これにより、前述の時間
T1の間における変数ｘとｙとが互に交換されて
演算回路４に入力されたことになる。演算回路４
は所定の演算結果を接続線１１０を介して出力す
る。この出力は、縮退回路７に入力され縮退され
たデータが接続線１１１を介して、保持回路８に
入力されるが保持回路８は接続線１１４を介して
論理“１”の試験信号を受信しているので、その
寸前に格納したデータ、すなわち、時間T1の間
における縮退したデータを保持しつづけ、接続線
１１２を介してこのデータを比較回路９に与え
る。一方、比較回路９は時間T2の間の縮退した
データを接続線１１１を介して受信する。したが
つて、比較回路９は時間T1の間における縮退し
たデータと、時間T2の間における縮退したデー
タとを比較し、一致すれば論理“０”を、一致し
なければ論理“１”を接続線１１３を介してアン
ド回路１０に送る。
接続線１１４を介して与えられる論理“１”の
試験信号により、パルス発生回路１１はｔ時間後
にパルス幅T3なるパルスを発生しアンド回路１
０に送出する。時間ｔは、比較回路９が時間t1の
間における縮退したデータと、時間T2の間にお
ける縮退したデータとを比較し、その比較結果を
出力するに充分な時間であればよい。もし、比較
回路９の出力が論理“１”であれば、アンド回路
１０は接続線１１６を介して時間T3の間論理
“１”を出力することになる。接続線１１６を介
して論理“１”がアンド回路１０から出力された
ということは、時間T1の間における縮退したデ
ータと時間T2の間における縮退したデータとが
一致しなかつたことである。すなわち、演算回路
の２つの入力を互に交換したことによる演算結果
が異なつたことを意味する。本来、演算回路４は
２つの入力を互に交換しても同じ演算結果を得る
筈のものであるが、異なつた演算結果となつたと
いうとは、演算回路４の障害が発生したことであ
り、アンド回路１０の出力の論理“１”によりこ
れを知ることができる。
試験信号により、パルス発生回路１１はｔ時間後
にパルス幅T3なるパルスを発生しアンド回路１
０に送出する。時間ｔは、比較回路９が時間t1の
間における縮退したデータと、時間T2の間にお
ける縮退したデータとを比較し、その比較結果を
出力するに充分な時間であればよい。もし、比較
回路９の出力が論理“１”であれば、アンド回路
１０は接続線１１６を介して時間T3の間論理
“１”を出力することになる。接続線１１６を介
して論理“１”がアンド回路１０から出力された
ということは、時間T1の間における縮退したデ
ータと時間T2の間における縮退したデータとが
一致しなかつたことである。すなわち、演算回路
の２つの入力を互に交換したことによる演算結果
が異なつたことを意味する。本来、演算回路４は
２つの入力を互に交換しても同じ演算結果を得る
筈のものであるが、異なつた演算結果となつたと
いうとは、演算回路４の障害が発生したことであ
り、アンド回路１０の出力の論理“１”によりこ
れを知ることができる。
このようにして、従来装置では演算回路を二重
化することにより演算回路の障害をしり、演算結
果の信頼度を高めていたが、実施例では、演算回
路を二重化することなく、わずかな金物の付加に
より充分信頼度の高い演算結果を得ることができ
る。
化することにより演算回路の障害をしり、演算結
果の信頼度を高めていたが、実施例では、演算回
路を二重化することなく、わずかな金物の付加に
より充分信頼度の高い演算結果を得ることができ
る。
本発明はこれに限定されるものではない。また
変数がｎ個の場合における変数の互に入れ替えの
やりかたとしては最大順列の数即ちｎ！通りであ
り本発明においてはこのすべてを含む。また、実
施例では縮退回路７を採用して、それ以降の回路
の構成に要する金物の量の減少効果を高めている
が、縮退回路７を省略しても、本発明の効果を本
質的に減ずるものでないことも自明である。実施
例の説明では、演算装置に割り当てられた時間Ｔ
内で演算およびチエツクを行う場合について説明
したが、これに限るものではなく、演算装置の空
き時間を利用して、任意に試験信号を出力して演
算装置の障害をチエツクすることができることは
もちろんである。この場合はチエツクしたい時に
試験信号を出せばよい。パルス回路１１は接続線
１１６を或るタイミングでサンプリングして障害
報知を検出する方式では省略することができる。
変数がｎ個の場合における変数の互に入れ替えの
やりかたとしては最大順列の数即ちｎ！通りであ
り本発明においてはこのすべてを含む。また、実
施例では縮退回路７を採用して、それ以降の回路
の構成に要する金物の量の減少効果を高めている
が、縮退回路７を省略しても、本発明の効果を本
質的に減ずるものでないことも自明である。実施
例の説明では、演算装置に割り当てられた時間Ｔ
内で演算およびチエツクを行う場合について説明
したが、これに限るものではなく、演算装置の空
き時間を利用して、任意に試験信号を出力して演
算装置の障害をチエツクすることができることは
もちろんである。この場合はチエツクしたい時に
試験信号を出せばよい。パルス回路１１は接続線
１１６を或るタイミングでサンプリングして障害
報知を検出する方式では省略することができる。
以上のように本発明には少くとも２つの変数を
互に交換しても演算結果が変らない演算装置で信
頼度の高い演算結果を得るために時間軸上で二重
化することにより従来装置よりも大幅に金物量を
削減できるという効果がある。
互に交換しても演算結果が変らない演算装置で信
頼度の高い演算結果を得るために時間軸上で二重
化することにより従来装置よりも大幅に金物量を
削減できるという効果がある。
第１図は従来の演算装置のブロツク図および第
２図は本発明の一実施例のブロツク図である。 図において、１，２，４……演算回路、３，９
……比較回路、５，６……切替回路、７……縮退
回路、８……保持回路、１０……アンド回路、１
１……パルス発生回路、１０１〜１１６……接続
線。
２図は本発明の一実施例のブロツク図である。 図において、１，２，４……演算回路、３，９
……比較回路、５，６……切替回路、７……縮退
回路、８……保持回路、１０……アンド回路、１
１……パルス発生回路、１０１〜１１６……接続
線。
Claims (1)
- 【特許請求の範囲】 １ 複数のデータを試験信号により互に入れ替え
て入力できる入力手段と、 前記複数のデータが与えられたとき出力する第
一の演算結果データと前記入力手段により互に入
れ替えられた前記複数のデータが与えられたとき
出力する第二の演算結果データとが正常動作のと
きには一致する演算回路と、 前記第一の演算結果データを保持する保持手段
と、 該保持手段により保持された前記第一の演算結
果データと前記第二の演算結果データとを比較し
これらの不一致を検出する比較検出手段とを備え
たことを特徴とする演算装置。 ２ 複数のデータを試験信号により互に入れ替え
て入力できる入力手段と、 前記複数のデータが与えられたとき出力する第
一の演算結果データと前記入力手段により互に入
れ替えられた前記複数のデータが与えられたとき
に出力する第二の演算結果データとが正常動作の
ときには一致する演算回路と、 前記演算回路からの前記第一および第二の演算
結果データを縮退したデータを作成する縮退手段
と、 前記第一の演算結果データを前記縮退手段によ
り縮退した第一の縮退データを保持する保持手段
と、 該保持手段により保持された前記第一の縮退デ
ータと前記第二の演算結果データに対応する第二
の縮退データとを比較しこれらの不一致を検出す
る比較検出手段とを備えたことを特徴とする演算
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098016A JPS57212539A (en) | 1981-06-24 | 1981-06-24 | Arithmetic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098016A JPS57212539A (en) | 1981-06-24 | 1981-06-24 | Arithmetic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57212539A JPS57212539A (en) | 1982-12-27 |
| JPS6116092B2 true JPS6116092B2 (ja) | 1986-04-28 |
Family
ID=14208030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098016A Granted JPS57212539A (en) | 1981-06-24 | 1981-06-24 | Arithmetic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57212539A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016208A (en) * | 1989-07-11 | 1991-05-14 | Tandem Computers Incorporated | Deferred comparison multiplier checker |
| JP5732933B2 (ja) * | 2011-03-14 | 2015-06-10 | 日本電気株式会社 | 演算装置及びエラー検出方法 |
-
1981
- 1981-06-24 JP JP56098016A patent/JPS57212539A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57212539A (en) | 1982-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5086429A (en) | Fault-tolerant digital computing system with reduced memory redundancy | |
| EP0006328B2 (en) | System using integrated circuit chips with provision for error detection | |
| US4903270A (en) | Apparatus for self checking of functional redundancy check (FRC) logic | |
| US5020024A (en) | Method and apparatus for detecting selected absence of digital logic synchronism | |
| JPH0430619B2 (ja) | ||
| JPH03182947A (ja) | メモリデバイス | |
| US4727548A (en) | On-line, limited mode, built-in fault detection/isolation system for state machines and combinational logic | |
| US4059749A (en) | Digital monitor | |
| JPS6116092B2 (ja) | ||
| JPH0563823B2 (ja) | ||
| US3795867A (en) | Pulse detection arrangement | |
| JPH087698B2 (ja) | 障害許容ロジックシステム | |
| JP2806856B2 (ja) | 誤り検出訂正回路の診断装置 | |
| JPS6145261B2 (ja) | ||
| RU2058679C1 (ru) | Устройство для контроля и резервирования информационной системы | |
| JPS5911455A (ja) | 中央演算処理装置の冗長システム | |
| RU2015542C1 (ru) | Устройство для контроля и реконфигурации дублированной вычислительной системы | |
| SU896597A1 (ru) | Устройство дл св зи объектов контрол с системой контрол | |
| SU1425682A1 (ru) | Устройство дл тестового контрол цифровых узлов | |
| SU710076A1 (ru) | Резервированное запоминающее устройство | |
| JPS61170133A (ja) | カウンタ回路 | |
| JPS5917465B2 (ja) | チエツク装置 | |
| SU1048579A1 (ru) | Устройство дл контрол счетчика | |
| JPS5916302B2 (ja) | チエツク装置 | |
| JP3055249B2 (ja) | プロセッサのデバッグ方式 |