JPH02263221A - クロック同期回路 - Google Patents
クロック同期回路Info
- Publication number
- JPH02263221A JPH02263221A JP1084433A JP8443389A JPH02263221A JP H02263221 A JPH02263221 A JP H02263221A JP 1084433 A JP1084433 A JP 1084433A JP 8443389 A JP8443389 A JP 8443389A JP H02263221 A JPH02263221 A JP H02263221A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- preset
- signal
- reset signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、複数の集積回路装置（ＩＣ。
ＬＳＩ等）間のクロックを同期させるクロック同期回路
に関する。
に関する。
（従来の技術）
複数のＩＣあるいはＬＳＩ等の集積回路装置（以下ＩＣ
で総称する）間でデータ処理を行なう場合、それぞれの
ＩＣ内部のクロックを同期化することが必要である。例
としてデジタルデータ処理を行なう２つのＩＣがあり、
一方のＩＣを基準とし、他方のＩＣの内部クロックを基
準ＩＣの内部クロックに同期化するシステムについて、
第３図を参照して説明する。図中Ａは基準ＩＣ，Ｂは被
同期化ＩＣである。
で総称する）間でデータ処理を行なう場合、それぞれの
ＩＣ内部のクロックを同期化することが必要である。例
としてデジタルデータ処理を行なう２つのＩＣがあり、
一方のＩＣを基準とし、他方のＩＣの内部クロックを基
準ＩＣの内部クロックに同期化するシステムについて、
第３図を参照して説明する。図中Ａは基準ＩＣ，Ｂは被
同期化ＩＣである。
まず、基準ＩＣ（Ａ）のクロック回路はＭＣＫをクロッ
クとする８ビツトカウンタ１１と５ＹＮＣ発生回路１２
で構成される。８ビツトカウンタ１１はＭＣＩを分周し
てクロックＡＣＫ１〜ＡＣＫ、を生成する基準クロック
発生回路である。５ＹＮＣ発生回路１２はカウンタ１１
の出力ＡＣＫＩ〜ＡＣＫ８に基づいて同期化信号５ＹＮ
Ｃ，を発生するもので、この同期化信号５ＹＮＣ，は第
４図に示すようにＡＣＫ、をＡＣＫ５の１クロック分遅
延したものである。第３図に基準ＩＣ（Ａ）の各回路１
１．１２の入出力タイミングを示す。
クとする８ビツトカウンタ１１と５ＹＮＣ発生回路１２
で構成される。８ビツトカウンタ１１はＭＣＩを分周し
てクロックＡＣＫ１〜ＡＣＫ、を生成する基準クロック
発生回路である。５ＹＮＣ発生回路１２はカウンタ１１
の出力ＡＣＫＩ〜ＡＣＫ８に基づいて同期化信号５ＹＮ
Ｃ，を発生するもので、この同期化信号５ＹＮＣ，は第
４図に示すようにＡＣＫ、をＡＣＫ５の１クロック分遅
延したものである。第３図に基準ＩＣ（Ａ）の各回路１
１．１２の入出力タイミングを示す。
被同期化ＩＣ（Ｂ）のクロック同期回路は基準ＩＣ（Ａ
）の出力５ＹＮＣＩ及びＳＣＫに基づいて内部クロック
を同期化する。ＩＣ（Ｂ）のクロック同期回路について
第６図の入出力タイミングを示して説明すると、フリッ
プフロップ１３はＩＣ（Ａ）からの５ＹＮＣ，をＳＣＫ
の１クロック分シフトして５ＹＮＣ２を生成するもので
、このＳ Ｙ Ｎ Ｃ２はＩＣ（Ａ）からのＳＣＫと共
にＰＰＳ発生回路１４に入力される。このＰＰＳ発生回
路１４は両入力に基づいて３ビツトカウンタ１５のプリ
セット信号ＰＰＳを発生するものである。３ビツトカウ
ンタ１５はプリセット信号ＰＰＳにより“１″にプリセ
ットされた後、ＳＣＫを分周し、ＰＣＫ３〜ＰＣＫ５を
出力するもので、このうちＰＣＫ５はフリップフロップ
ｔｅに入力される。
）の出力５ＹＮＣＩ及びＳＣＫに基づいて内部クロック
を同期化する。ＩＣ（Ｂ）のクロック同期回路について
第６図の入出力タイミングを示して説明すると、フリッ
プフロップ１３はＩＣ（Ａ）からの５ＹＮＣ，をＳＣＫ
の１クロック分シフトして５ＹＮＣ２を生成するもので
、このＳ Ｙ Ｎ Ｃ２はＩＣ（Ａ）からのＳＣＫと共
にＰＰＳ発生回路１４に入力される。このＰＰＳ発生回
路１４は両入力に基づいて３ビツトカウンタ１５のプリ
セット信号ＰＰＳを発生するものである。３ビツトカウ
ンタ１５はプリセット信号ＰＰＳにより“１″にプリセ
ットされた後、ＳＣＫを分周し、ＰＣＫ３〜ＰＣＫ５を
出力するもので、このうちＰＣＫ５はフリップフロップ
ｔｅに入力される。
一方、８ビツトカウンタ１７は基準クロック発生回路で
あり、ＭＣＫを分周してＢＣＫ、〜ＢＣＫ、のクロック
を生成する。このうちＢＣＫ８はＭＣＫと共にＥＸ−Ｏ
Ｒ（排他的論理和）回路１８に入力され、その出力はＰ
ＣＫ、をクロックとするフリップフロップ１Ｇに入力さ
れる。
あり、ＭＣＫを分周してＢＣＫ、〜ＢＣＫ、のクロック
を生成する。このうちＢＣＫ８はＭＣＫと共にＥＸ−Ｏ
Ｒ（排他的論理和）回路１８に入力され、その出力はＰ
ＣＫ、をクロックとするフリップフロップ１Ｇに入力さ
れる。
フリップフロップ１ＢはＮＧ（誤り検出）信号を生成す
るもので、このＮＧ信号はＭＰＲ発生回路１９に入力さ
れる。
るもので、このＮＧ信号はＭＰＲ発生回路１９に入力さ
れる。
ここで、５ＹＮＣ２とＢＣＫ８は同じ周波数であり、Ｉ
Ｃ（Ａ）とＩＣ（Ｂ）が同期しているときの位相は全く
同じである。今、何らかの外乱でＩＣ（Ａ）、ＩＣ（Ｂ
）の同期が乱れた場合、５ＹＮＣ２とＢＣＫ８の位相が
ずれる。カウンタ１５は５ＹＮＣ２により生成するプリ
セット信号ＰＰＳにより常に同期化されているので、Ｐ
Ｃｌ３〜ＰＣＫ５はＩＣ（Ａ）のＡＣＫ３〜ＡＣＫ、と
完全に同相のクロックである。このため、フリップフロ
ップ１ＢのＮＧ出力は５ＹＮＣ２の立下がりに対してＢ
ＣＫ、の立下がりがＰＣＫ５の立上がりポイントＸより
前あるいはＹより後になったとき“Ｈｏになり、Ｘ、Ｙ
間に入ったときは’Ｌ” （−ＯＫ）となる。ＮＧ信号
が“Ｈｏのとき、ＭＰＲ発生回路１９はカウンタ１７の
プリセット信号ＭＰＲを発生する。カウンタ１７はＭＰ
ＲによりＢＣＫ、〜ＢＣＫ、が にプリセットされ、これによってＩＣ（Ａ）のクロック
に同期することになる。
Ｃ（Ａ）とＩＣ（Ｂ）が同期しているときの位相は全く
同じである。今、何らかの外乱でＩＣ（Ａ）、ＩＣ（Ｂ
）の同期が乱れた場合、５ＹＮＣ２とＢＣＫ８の位相が
ずれる。カウンタ１５は５ＹＮＣ２により生成するプリ
セット信号ＰＰＳにより常に同期化されているので、Ｐ
Ｃｌ３〜ＰＣＫ５はＩＣ（Ａ）のＡＣＫ３〜ＡＣＫ、と
完全に同相のクロックである。このため、フリップフロ
ップ１ＢのＮＧ出力は５ＹＮＣ２の立下がりに対してＢ
ＣＫ、の立下がりがＰＣＫ５の立上がりポイントＸより
前あるいはＹより後になったとき“Ｈｏになり、Ｘ、Ｙ
間に入ったときは’Ｌ” （−ＯＫ）となる。ＮＧ信号
が“Ｈｏのとき、ＭＰＲ発生回路１９はカウンタ１７の
プリセット信号ＭＰＲを発生する。カウンタ１７はＭＰ
ＲによりＢＣＫ、〜ＢＣＫ、が にプリセットされ、これによってＩＣ（Ａ）のクロック
に同期することになる。
しかしながら、上記構成のクロック同期回路では、ＩＣ
（Ｂ）において、電源投入時にＮＧ信号がＬ１で同期し
ていると判断されていても、ＰＣＫ、の立上がりポイン
トＸあるいはＹの近くにＢＣＫ、の立下がりポイントが
ある場合はクロックの位相マージンがなくなり、即時ク
ロック位相、すなわちカウンタ■７の動作タイミングを
基幸ＩＣＡ側のクロックに同期させることができなくな
る。
（Ｂ）において、電源投入時にＮＧ信号がＬ１で同期し
ていると判断されていても、ＰＣＫ、の立上がりポイン
トＸあるいはＹの近くにＢＣＫ、の立下がりポイントが
ある場合はクロックの位相マージンがなくなり、即時ク
ロック位相、すなわちカウンタ■７の動作タイミングを
基幸ＩＣＡ側のクロックに同期させることができなくな
る。
（発明が解決しようとする課８）
以上述べたように従来のクロック同期回路では、電源投
入直後に被同期化ＩＣのクロックの位相マージンがない
場合、即時に被同期化ＩＣ内部の基準クロックを基準Ｉ
Ｃのクロックに同期させることができないことがあった
。
入直後に被同期化ＩＣのクロックの位相マージンがない
場合、即時に被同期化ＩＣ内部の基準クロックを基準Ｉ
Ｃのクロックに同期させることができないことがあった
。
この発明は上記の課題を解決するためになされたもので
、電源投入直後でも確実に被同期化ＩＣにおける基準ク
ロック発生回路の発生クロックを基準ＩＣのクロックに
同期させることのできるクロック同期回路を提供するこ
とを目的とする。
、電源投入直後でも確実に被同期化ＩＣにおける基準ク
ロック発生回路の発生クロックを基準ＩＣのクロックに
同期させることのできるクロック同期回路を提供するこ
とを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するためにこの発明は、複数の集積回路
装置を用いてデータ処理を行なうために各集積回路装置
の内部クロックを発生するクロック発生回路の動作タイ
ミングを同期化するもので、基準とする集積回路装置側
で内部クロックに基づいて同期化信号を生成し、他の被
同期化集積回路装置側で前記同期化信号を入力して内部
のクロック発生回路の特定のクロックとの位相差を求め
、その位相差が基準値以上となった場合に前記クロック
発生回路をプリセットして基準集積回路装置の内部クロ
ックに同期化するクロック同期回路において、電源投入
と同時にリセット信号を発生するリセット信号発生手段
と、前記被同期化集積回路装置に設けられ前記リセット
信号発生手段からのリセット信号を受けてプリセット信
号を発生するプリセット信号発生手段とを具備し、電源
投入時には位相差検出結果にかかわらず前記プリセット
信号発生手段で発生されたプリセット信号でクロック発
生回路をプリセットするようにしたことを特徴とする。
装置を用いてデータ処理を行なうために各集積回路装置
の内部クロックを発生するクロック発生回路の動作タイ
ミングを同期化するもので、基準とする集積回路装置側
で内部クロックに基づいて同期化信号を生成し、他の被
同期化集積回路装置側で前記同期化信号を入力して内部
のクロック発生回路の特定のクロックとの位相差を求め
、その位相差が基準値以上となった場合に前記クロック
発生回路をプリセットして基準集積回路装置の内部クロ
ックに同期化するクロック同期回路において、電源投入
と同時にリセット信号を発生するリセット信号発生手段
と、前記被同期化集積回路装置に設けられ前記リセット
信号発生手段からのリセット信号を受けてプリセット信
号を発生するプリセット信号発生手段とを具備し、電源
投入時には位相差検出結果にかかわらず前記プリセット
信号発生手段で発生されたプリセット信号でクロック発
生回路をプリセットするようにしたことを特徴とする。
（作用）
上記構成によるクロック同期回路では、電源投入時にリ
セット信号を被同期化集積回路装置に送り、プリセット
信号を発生してクロック発生回路をプリセットするよう
にしているので、位相差による誤り検出とは無関係にク
ロック発生回路の動作を位相マージンのある状態から開
始させることができ、これによって基準集積回路装置側
のクロックに同期させることができる。
セット信号を被同期化集積回路装置に送り、プリセット
信号を発生してクロック発生回路をプリセットするよう
にしているので、位相差による誤り検出とは無関係にク
ロック発生回路の動作を位相マージンのある状態から開
始させることができ、これによって基準集積回路装置側
のクロックに同期させることができる。
（実施例）
以下、第１図及び第２図を参照してこの発明の一実施例
を説明する。但し、第１図において第３図と同一部分に
は同一符号を付して示し、ここでは異なる部分について
述べる。
を説明する。但し、第１図において第３図と同一部分に
は同一符号を付して示し、ここでは異なる部分について
述べる。
第１図はその構成を示すもので、前記被同期化ＩＣ（Ｂ
）の内部に外部からリセット信号ＲＳＴを受けてプリセ
ット信号ＭＰＲ２を発生するＭＰＲ２発生回路２０（前
記ＭＰＲ発生回路１９をＭＰＲ，発生回路１９とする）
と、１９．２０で発生されたＭＰＲ，、ＭＰＲ２の論理
和をとってカウンタ１７に送るＯＲ回路２１を設けて構
成される。リセット信号ＲＳＴは電源投入と同時に発生
される。
）の内部に外部からリセット信号ＲＳＴを受けてプリセ
ット信号ＭＰＲ２を発生するＭＰＲ２発生回路２０（前
記ＭＰＲ発生回路１９をＭＰＲ，発生回路１９とする）
と、１９．２０で発生されたＭＰＲ，、ＭＰＲ２の論理
和をとってカウンタ１７に送るＯＲ回路２１を設けて構
成される。リセット信号ＲＳＴは電源投入と同時に発生
される。
第２図に被同期化ＩＣ（Ｂ）の各回路の入出力タイミン
グを示して説明すると、ＭＰＲ２発生回路２０はリセッ
ト信号ＲＳＴ、クロック信号ＭＣＫ。
グを示して説明すると、ＭＰＲ２発生回路２０はリセッ
ト信号ＲＳＴ、クロック信号ＭＣＫ。
同期化信号Ｓ Ｙ Ｎ Ｃ２を入力し、ＲＳＴが“Ｌ”
から“Ｈ″に立上がってから最初のＳ Ｙ Ｎ Ｃ２の
立下がりでＭＰＲ２を発生する。このＭＰＲ２はＯＲ回
路２１を介してカウンタ■７に入力される。カウンタ１
７では、ＭＰＲ２を入力した場合と同様に、ＭＰＲ２が
入力されるとＢＣＫ１〜ＢＣＫ８が（１１００１０００
）にプリセットされる。
から“Ｈ″に立上がってから最初のＳ Ｙ Ｎ Ｃ２の
立下がりでＭＰＲ２を発生する。このＭＰＲ２はＯＲ回
路２１を介してカウンタ■７に入力される。カウンタ１
７では、ＭＰＲ２を入力した場合と同様に、ＭＰＲ２が
入力されるとＢＣＫ１〜ＢＣＫ８が（１１００１０００
）にプリセットされる。
したがって、上記構成のクロック同期回路は、電源投入
時にはＭＰＲ２によりＩＣ（Ｂ）のクロックをＩＣ（Ａ
）のクロックに完全に同期させることができる。すなわ
ち、５ＹＮＣ２の立下がりとＢＣＫ８の立下がりは完全
に一致し、位相マージンは５ＹＮＣ２の立下がりに対し
てＢＣＫ８の立下がりがＰＣＫ５の立下がりポイントＸ
及びＹまで、つまりＰＣＫ４のクロック１周期分前後に
動いてもよいことなる。また、何らかの外乱によりＳ
Ｙ Ｎ Ｃ２とＢＣＫ８の位相がずれた場合は、従来回
路でも説明したようにフリップフロップ１ＢからＮＧ信
号が出力され、ＭＰＲ，発生回路１９からプリセット信
号ＭＰＲ，が発生されてカウンタ１７がプリセットされ
るので、ＩＣ（Ａ）のクロックに完全に同期させること
ができる。
時にはＭＰＲ２によりＩＣ（Ｂ）のクロックをＩＣ（Ａ
）のクロックに完全に同期させることができる。すなわ
ち、５ＹＮＣ２の立下がりとＢＣＫ８の立下がりは完全
に一致し、位相マージンは５ＹＮＣ２の立下がりに対し
てＢＣＫ８の立下がりがＰＣＫ５の立下がりポイントＸ
及びＹまで、つまりＰＣＫ４のクロック１周期分前後に
動いてもよいことなる。また、何らかの外乱によりＳ
Ｙ Ｎ Ｃ２とＢＣＫ８の位相がずれた場合は、従来回
路でも説明したようにフリップフロップ１ＢからＮＧ信
号が出力され、ＭＰＲ，発生回路１９からプリセット信
号ＭＰＲ，が発生されてカウンタ１７がプリセットされ
るので、ＩＣ（Ａ）のクロックに完全に同期させること
ができる。
［発明の効果コ
以上のようにこの発明によれば、電源投入直後でも確実
に被同期化ＩＣにおける基準クロック発生回路の発生ク
ロックを基準ＩＣのクロックに同期させることのできる
クロック同期回路を提供することができる。
に被同期化ＩＣにおける基準クロック発生回路の発生ク
ロックを基準ＩＣのクロックに同期させることのできる
クロック同期回路を提供することができる。
第１図はこの発明に係るクロック同期回路の一実施例を
示すブロック回路図、第２図は同実施例の動作を説明す
るためのタイミングチャート、第３図は従来のクロック
同期回路の構成を示すブロック回路図、第４図及び第５
図はそれぞれ第３図の基準ＩＣ側の動作を説明するため
のタイミングチャート、第６図は第３図の被同期化ＩＣ
の動作を説明するためのタイミングチャートである。 Ａ・・・基準ＩＣ，Ｂ・・・被同期化Ｉ Ｃ，１１，１
７・・・８ビツトカウンタ、１２・・・５ＹＮＣ発生回
路、１３．１８・・・フリップフロップ、１４・・・Ｐ
ＰＳ発生回路、３ビツトカウンタ、１８・・・ＥＸ−Ｏ
Ｒ回路、ＭＰＲ（ＭＰＲ，）発生回路、２０・・・ＭＰ
Ｒ２回路、２１・・・ＯＲ回路。 １５・・・ １９・・・ 発生 ＡＣに８ ＹＮＣ１
示すブロック回路図、第２図は同実施例の動作を説明す
るためのタイミングチャート、第３図は従来のクロック
同期回路の構成を示すブロック回路図、第４図及び第５
図はそれぞれ第３図の基準ＩＣ側の動作を説明するため
のタイミングチャート、第６図は第３図の被同期化ＩＣ
の動作を説明するためのタイミングチャートである。 Ａ・・・基準ＩＣ，Ｂ・・・被同期化Ｉ Ｃ，１１，１
７・・・８ビツトカウンタ、１２・・・５ＹＮＣ発生回
路、１３．１８・・・フリップフロップ、１４・・・Ｐ
ＰＳ発生回路、３ビツトカウンタ、１８・・・ＥＸ−Ｏ
Ｒ回路、ＭＰＲ（ＭＰＲ，）発生回路、２０・・・ＭＰ
Ｒ２回路、２１・・・ＯＲ回路。 １５・・・ １９・・・ 発生 ＡＣに８ ＹＮＣ１
Claims (1)
- 複数の集積回路装置を用いてデータ処理を行なうために
各集積回路装置の内部クロックを発生するクロック発生
回路の動作タイミングを同期化するもので、基準とする
集積回路装置側で内部クロックに基づいて同期化信号を
生成し、他の被同期化集積回路装置側で前記同期化信号
を入力して内部のクロック発生回路の特定のクロックと
の位相差を求め、その位相差が基準値以上となった場合
に前記クロック発生回路をプリセットして基準集積回路
装置の内部クロックに同期化するクロック同期回路にお
いて、電源投入と同時にリセット信号を発生するリセッ
ト信号発生手段と、前記被同期化集積回路装置に設けら
れ前記リセット信号発生手段からのリセット信号を受け
てプリセット信号を発生するプリセット信号発生手段と
を具備し、電源投入時には位相差検出結果にかかわらず
前記プリセット信号発生手段で発生されたプリセット信
号でクロック発生回路をプリセットするようにしたこと
を特徴とするクロック同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084433A JPH02263221A (ja) | 1989-04-03 | 1989-04-03 | クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084433A JPH02263221A (ja) | 1989-04-03 | 1989-04-03 | クロック同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02263221A true JPH02263221A (ja) | 1990-10-26 |
Family
ID=13830452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1084433A Pending JPH02263221A (ja) | 1989-04-03 | 1989-04-03 | クロック同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02263221A (ja) |
-
1989
- 1989-04-03 JP JP1084433A patent/JPH02263221A/ja active Pending
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