JPH02263247A - スキャンパス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は大規模な論理回路に備わり、その論理回路を診
断を行うためのスキャンパス制御装置に関するものであ
る。

従来の技術 従来のこの種のスキャンパス制御装置の１例のブロック
図を第５図に示す。

１は組み合わせ回路であり、２は前記組み合わせ回路１
への入力データを保持するｎビットのトランスペアレン
トの入力レジスタで２相のシステムクロックであるＣＫ
Ｉが入力される。３はスキャンモード時には、スキャン
パス入力である第一の入力３１を入力としスキャンパス
出力である第１の出力３２を出力とするシフトレジスタ
として機能し、通常動作時には前記組合せ回路からの第
二の入力３３を保持し、第二の出力３４として出力する
ｎビットのトランスペアレントのラッチとしての機能を
持つ出力レジスタで２相のシステムクロックＣＫ２が入
力される。

以上のように構成された従来のスキャンパス制御装置に
おいて動作を説明する。

通常動作の場合はシステムクロックＣＫＩのタイミング
で入力レジスタ２に取り込まれたｎビットのデータが組
合せ回路１へと出力され、出力レジスタ３はシステムク
ロックＧＫ２のタイミングで組み合わせ回路１から第二
の入力３３を受は取り、第二の出力３４として出力する
。その場合にスキャンクロック４２は変化しないように
しておく。

次にスキャンモード時の動作を説明する。スキャンモー
ド時のタイミング図を第６図に示す。スキャンモード時
には出力レジスタ３はシフトレジスタとして機能するた
め、システムクロックＣＫ１をイネーブル、システムク
ロックＣＫ２をディスネーブルの状態で保持し、第二の
入力３３を無効にする。第二の入力３３を無効にした後
、スキャンクロック４２をイネーブルにすると出力レジ
スタ３は第一の入力３１からデータを取り込み、スキャ
ンクロック４２の立上りに同期してシフトされていき、
第一の出力３２からシフトデータが出力される。

発明が解決しようとする課題 しかしながら上記のような構成ではスキャンモード時に
第二の入力３色の取込み許可信号であるシステムクロッ
クＣＫ２がイネーブル状態では、出力レジスタ３におい
て第一の入力３１と第二の入力３３とが衝突し、データ
シフトが行なえず、第一の出力３２より出力レジスタ３
の内容を出力することもできず、第一の入力３１より出
力レジスタ３に値を設定することもできないという課題
を有していた。

本発明はかかる点に鑑み、データ取込み許可信号がイネ
ーブル状態であってもスキャン動作が行なえるスキャン
パス制御装置を提供することを目的とする。

課題を解決するための手段 本発明は、データを入力し、それを処理する組合せ回路
と、スキャンモード時にはスキャンパス入力を第一の入
力とし、スキャンパス出力を第一の出力とするシフトレ
ジスタとしての機能と、スキャンモード時でない通常動
作時には前記組合せ回路からの入力を第二の入力とし、
保持した後それを第二の出力として出力するトランスペ
アレントラッチとしての機能を持つ出力レジスタと、ス
キャンモードか通常動作時かを示すモード制御信号とス
キャンモード時のシフトクロックであるスキャンクロッ
クを入力とし、前記出力レジスタのデータシフト信号を
第一の制御信号として前記出力レジスタに出力するシフ
ト信号制御回路と、前記モード制御信号と前記シフト信
号制御回路からの第二の制御信号と通常動作時のデータ
取込み許可信号を入力として前記出力レジスタのデータ
ロード信号である第三の制御信号を前記出力レジスタに
出力するロード信号制御回路を備えたことを特徴とする
スキャンパス制御装置である。

作　　　用 本発明は前記した構成により、システムクロックＣＫＩ
をディスエーブル状態、システムクロックＣＫ２をイネ
ーブル状態で保持し、スキャンモード時に出力レジスタ
のデータシフト信号である第一の制御信号と出力レジス
タのデータロード信号である第三の制御信号を制御する
回路を設けることでことでデータ取込み許可信号がイネ
ーブル状態であってもスキャン動作が行なえることをを
可能とした。

実施例 第１図は本発明の装置の構成図である。　第１図におい
て１は組み合わせ回路であり、２は前記組み合わせ回路
１への入力データを保持するｎビットのトランスペアレ
ントの入力レジスタでデータ取込み許可信号である２相
システムクロツクＣＫ１が入力される。

３はスキャンモード時には、スキャンパス入力である第
一の入力３１を入力とし、スキャンパス出力である第１
の出力３２を出力とするシフトレジスタとして機能し、
通常動作時には前記組合せ回路１からの第二の入力３３
を保持し、出力を第二の出力３４とするｎビットのトラ
ンスペアレントのラッチとしての機能を持つ出力レジス
タ。４はスキャンモード時であることを示すモード制御
信号４１とスキャンモード時のシフトクロックであるス
キャンクロック４２を入力とし、出力レジスタ３のデー
タシフト信号である第一の制御信号４３を出力するシフ
ト信号制御回路。５は２相のシステムクロックであるＣ
Ｋ２とモード制御信号４１とシフト信号制御回路４から
の出力である第二の制御信号４４を入力として出力レジ
スタ３のデータロード信号である第三の制御信号５１を
出力するロード信号制御回路である。

第２図はシフト信号制御回路４を実現する回路の一例で
ある。第２図において６はＡＮＤゲートであり、７はイ
ンバータであり、８はモード制御信号４１をスキャンク
ロック４２により遅延させる遅延回路である。

第３図はロード信号制御回路５を実現する回路の一例で
ある。第３図において６はＡＮＤゲートであり、７はイ
ンバータであり、９．はフィリップフロップである。

以上のように構成された本実施例のスキャンパス制御装
置について、以下その動作を説明する。

データシフトを行わない通常動作時には入力レジスタ２
にデータ取込み許可信号であるＣＫＩでデータが取り込
まれ、その出力が組合せ回路１に入力される。そのとき
、第一の制御信号４３はモード制御信号４１によりディ
スエーブルとなり、第三の制御信号５１がイネーブルと
なる。そのため出力レジスタ３は、第二の入力３３をシ
ステムクロックＣＫ２のタイミングで取り込み保持し、
第二の出力３４から出力する。

次にデータシフトを行うスキャンモード時の動作につい
て説明する。

第４図はスキャンモード時のタイミング図を示すもので
ある。

モード制御信号４１をイネーブル状態にするとスキャン
モードに切り替わる。その結果、シフト信号制御回路４
において第一の制御信号４３がイネーブルとなる。しか
しスキャンモード時にシステムクロックＣＫＩをディス
エーブル、システムクロックＣＫ２をイネーブルの状態
で保持すると第一の入力３１と第二の入力３３との間で
データの衝突が発生する。そのため、出力レジスタ３の
データロード信号である第三の制御信号５１を制御する
ことによりそれを防ぐ。第２図においてスキャンモード
に入るとモード制御信号４１がスキャンクロック４２に
より遅延され、第一の制御信号４３の最初の１サイクル
のみがイネーブルとなる第二の制御信号４４が生成され
る。また第３図において第二の制御信号４４がイネーブ
ルとなるとその立上りで第三の制御信号５１をディスエ
ーブルとし、第二の入力３３を無効にし、第一の入力３
１のみを有効とする。またスキャンモードの終了を示す
モード制御信号４１の信号の立下りで第三の制御信号５
１は再びイネーブルとなる。その結果、スキャンモード
時には、出力レジスタ３の値が第一の制御信号４３のタ
イミングセ順次第一の出力３２より出力され、また第一
の゛入力３１からのデータを第一の制御信号４３のタイ
ミングで順次取り込み、出力レジスタ３に値が設定され
る。

以上のように本実施例によれば出力レジスタ３のデータ
ロード信号である第三の制御信号５１を制御する回路、
ロード信号制御回路５を設けることにより、スキャンモ
ード時にデータ取込み許可信号がイネーブル状態であっ
てもスキャン動作をおこなうことができる。

発明の詳細 な説明したように、本発明によれば、スキャンモード時
のデータロード信号である第三の制御信号を制御するロ
ード信号制御回路を設けることにより出力レジスタのデ
ータ取込み許可信号がイネーブル、入力レジスタのデー
タ取込み許可信号がディスネーブルであってもスキャン
動作がおこなえるため出力レジスタに入力レジスタのデ
ータ取込み許可信号で変化する回路が接続されている場
合であってもその状態を変化させずスキャン動作を可能
とし、スキャンモード後にはスキャンモ−ド前と同じ状
態で再開することができ、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のスキャンパス制御装置の構
成を示すブロック図、第２図は同実施例におけるシフト
信号制御回路の一例を示す回路図、第３図は同実施例に
おけるロード信号制御回路の一例を示す回路図、第４図
は同実施例の動作を説明するタイミング図、第５図は従
来のスキャンパス制御装置の構放慄すブロック図、第６
図はこの動作を説明するタイミング図である。 １・・・組合せ回路、２・・・入力レジスタ、３・・・
出力レジスタ、４・・・シフト信号制御回路、５・・・
ロード信号制御回路、３１・・・第一の入力、３２・・
・第一の出力、３３・・・第二の入力、３４・・・第二
の出力、４１・・・モード制御信号、４２・・・スキャ
ンクロック、 ４３・・・第一の制御信号、４４・・・第二の制御信号
、５１・・・第三の制御信号、８・・・ＡＮＤゲート、
７・・・インバータ、８・・・遅延回路、９・・・フィ
リップ

Claims (1)

【特許請求の範囲】
1. データを入力し、それを処理する組合せ回路と、スキャ
   ンモード時にはスキャンパス入力を第一の入力とし、ス
   キャンパス出力を第一の出力とするシフトレジスタとし
   ての機能と、スキャンモード時でない通常動作時には前
   記組合せ回路からの入力を第二の入力とし、保持した後
   それを第二の出力として出力するトランスペアレットラ
   ッチとしての機能を持つ出力レジスタと、スキャンモー
   ドか通常動作時かを示すモード制御信号とスキャンモー
   ド時のシフトクロックであるスキャンクロックを入力と
   し、前記出力レジスタのデータシフト信号を第一の制御
   信号として前記出力レジスタに出力するシフト信号制御
   回路と、前記モード制御信号と前記シフト信号制御回路
   からの第二の制御信号と通常動作時のデータ取込み許可
   信号を入力として前記出力レジスタのデータロード信号
   である第三の制御信号を前記出力レジスタに出力するロ
   ード信号制御回路を備えたことを特徴とするスキャンパ
   ス制御装置。