JPH0486116A - ディジタル信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ディジタルフィルタ等に適用されるディジタ
ル信号処理回路に関する。

［従来の技術］ 近年、画像分野における信号処理集積回路は、プロセス
ルールの縮小化に伴って、−層の高密度化が進んでおり
、例えばディジタルフィルタ等においても、多タップ化
が益々進む傾向にある。このため、セット搭載時の実装
密度向上のため、フラットパッケージ化の要求も多く、
回路の大規模化に伴う消費電力の増大が問題となってい
る。

第６図に、従来のディジタルフィルタの一例として、８
ビット×ｍタップの一次元フィルタを示す。

即ち、入力端子群１から入力される例えば８ビツトの入
力データは、データフリップフロップ（以下、Ｄ−ＦＦ
と呼ぶ）３にラッチされたのち、１クロック周期遅延さ
れてｍ個のＤ＝ＦＦ４．。

４゜、・・・１４１１１にラッチされるようになってい
る。

これらのＤ−ＦＦ４．〜４．の出力は、夫々係数器５．
．５□、・・・、５６て所定のタップ係数と乗算される
。初段の係数器５１の出力はＤ−ＦＦ６Ｉに入力されて
いる。また、２段目以降の係数器５□〜５．の出力は、
夫々加算器７２＋７３＋・・・、７１の各一方の入力端
に入力されている。各加算器７゜〜７□の出力側には、
Ｄ−ＦＦ６゜。

６３、・・・＋６ｍが夫々設けられている。Ｄ−ＦＦ６
、〜６ヨー１の出力は、夫々次段の加算器７゜〜７ユの
他方の入力端に供給され、Ｄ−ＦＦ６．、、からフィル
タ出力が出力される。このフィルタ出力は、出力端子群
８から取り出されるようになっている。なお、Ｄ−ＦＦ
３，４．〜４．，６．〜６１．には、クロック入力端子
２から入力されるクロック信号が供給されている。

第７図は、このように構成された従来のディジタルフィ
ルタの動作を示すタイミング図である。

なお、ここでは、説明の便宜上、１ビツト目のデータの
みのタイミングを示している。

８ビツトのディジタルデータが入力端子１に入力される
と、このデータは、クロック信号ａの立ち上がりでＤ−
ＦＦ３にラッチされるので、Ｄ−ＦＦ３から出力される
データｂは、クロック信号ａに同期したデータとなる。

このデータｂは、次のクロック信号ａの立ち上がりでＤ
−ＦＦ４．にラッチされるので、Ｄ−ＦＦ４．からは更
に１クロツク遅延されたデータが出力されることになる
。

そして、このようなデータの移動がｍタップの全てにつ
いて行われ、係数器５１〜５イ、Ｄ−ＦＦ６１〜６．及
び加算器７□〜７ｆｆｌによる畳み込み演算結果が出力
端子群８から得られる。

［発明が解決しようとする課題］ しかしながら、上述した従来のディジタル信号処理回路
では、信号処理の過程で、タップ数だけのデータが一度
に移動するため、消費電流が大きいという問題点がある
。例えば、６４タツプのディジタルフィルタを例にとる
と、６４組の回路が同時に動作をすることになる。この
ため、Ｄ−ＦＦも当然８４組同時に動作をすることにな
り、回路の消費電流が増大し、ＬＳＩパッケージに制約
を与える原因の一つとなっていた。

本発明は、かかる問題点に鑑みてなされたものであって
、消費電力の低減を図ることができ、これによりフラッ
トパッケージ化に有利なディジタル信号処理回路を提供
することを目的とする。

［課題を解決するための手段］ 本発明に係るディジタル信号処理回路は、入力データを
遅延させる遅延手段と、この遅延手段で遅延される前後
の前記入力データから前記入力データの変化の有無を検
出するデータ変化検出手段と、このデータ変化検出手段
の出力でクロック信号の出力を制御するゲート手段とを
有することを特徴とする。

［作用コ 本発明によれば、遅延回路で遅延される前後の入力デー
タから、入力データの変化の有無か検出され、その検出
結果に基づいてクロック信号の出力が制御される。この
ため、入力データに変化がないときには、クロック信号
が出力されず、単にデータをホールドするだけとなるの
で、クロック周期毎に全ての回路を動作させる従来の回
路に比べて、その消費電力を大幅に低減することができ
る。

［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は、本発明の第１の実施例に係るディジタル信号
処理回路のブロック図である。

入力端子群１０から入力されるｎビットのディジタルデ
ータは、Ｄ−ＦＦ２１でラッチされた後、ｎ個のクロッ
ク制御回路２０．．２０□、・・・、２０ｎに１ビツト
ずつ入力されている。

クロック制御回路２０＋　　（ｉは１，２１・・・＋ｎ
ｓ以下同じ）は、次のように構成されている。即ち、こ
の回路２０．には、入力データを夫々半クロックずつ遅
延させる遅延手段である縦続接続された３つのデータラ
ッチ１３１．１４．．１５．が設けられている。データ
ラッチ１３．の出力と、データラッチ１５．の出力とは
データ変化検出手段である排他的論理和ゲート（以下、
ＥＸ−ＯＲゲートと呼ぶ）１６１に入力されている。Ｅ
Ｘ−ＯＲゲート１６．の出力は、ゲート手段であるＡＮ
Ｄゲート１７１の一方の入力端に入力されている。

ＡＮＤゲート１７１の他方の入力端には、クロック信号
ｄが供給されている。

これらのクロック制御回路２０Ｉ〜２０゜のデータラッ
チ１４１〜１４Ｉ、からの出力は、Ｄ−ＦＦ１８を介し
て出力端子群１９から出力されるようになっている。

一方、クロック入力端子１１から入力されるクロック信
号ｅは、各クロック制御回路２０．〜２０、のデータラ
ッチ１３１〜１３．、．１５．〜１５、の動作クロック
として供給されている。また、クロック入力端子１２か
ら入力されるクロック信号ｄは、クロック信号ｅに対し
て半周期位相がすれた信号であり、各クロック制御回路
２０．〜２０□のデータラッチ１４□〜１４□及びＡＮ
Ｄゲ−）１７１〜１７．、に供給されている。更に、各
クロック制御回路２０．〜２０ｎのＡＮＤゲート１７、
〜１７．．から出力される制御されたクロック信号は、
Ｄ−ＦＦ１８の動作クロック信号として与えられている
。

次に、このように構成された本実施例に係るディジタル
信号処理回路の動作について説明する。

第２図は、この回路の動作を示すタイミング図である。

なお、ここでは、説明の便宜上、特定の１ビツトのデー
タのみのタイミングを示している。

入力端子群１０から入力されたｎビットの入力データは
、Ｄ−ＦＦ２１に入力されたのち、クロック入力端子１
２から入力されたクロック信号ｄに同期して出力される
。

このデータのうちの１ビツト目を第２図中ｆで示す。こ
のデータｆは、データラッチ１３□に入力されたのち、
クロック入力端子１１から入力されたクロック信号ｅに
同期して出力され、データｇとなる。データｇは、デー
タラッチ１４．．１５Ｉで更に１クロック周期分遅延さ
れＥＸ−ＯＲゲート１６、に入力される。

ＥＸ−ＯＲ’ｒ’−）　１８１７−１１、データｇとこ
れを１クロック周期遅延させたデータとの排他的論理和
をとるので、ＥＸ−ＯＲゲート１６１からはｈで示すよ
うなデータが出力される。このデータｈは、データｇが
変化していない期間ではローレベル、変化している期間
ではハイレベルとなるデータである。

したがって、ＡＮＤゲート１７、を使用してデータｈで
クロック信号ｄをマスクすることにより、第２図に示す
ようなデータの変化点のみで出力される出力制御された
クロック信号ｌを得ることができる。

Ｄ−ＦＦ　１８では、データラッチ１４＋の出力を、上
記クロック信号ｉでラッチするので、最終的にデータｊ
が出力端子群１９から出力される。

このように、本実施例の回路によれは、データに変化が
ないときには、クロック信号の出力を制限してＤ−ＦＦ
　１８の対応するビットをホールド状態にするので、Ｄ
−ＦＦ１８での消費電力を大幅に抑制することができる
。

第３図は、本発明の第２の実施例に係るディジタル信号
処理回路を示すブロック図である。

この実施例は、本発明をディジタルフィルタに応用した
もので、第１図に示した回路をクロック制御回路３１と
して使用したものである。

即ち、入力端子群３６から入力される例えば８ビツトの
入力データは、Ｄ−ＦＦ３０にラッチされたのち、クロ
ック制御回路３１に入力されている。また、クロック入
力端子３７．３８から夫々入力されるクロック信号もク
ロック制御回路３１に入力されている。

クロック制御回路３１から出力されるデータは、Ｄ−Ｆ
Ｆ３２．．３２゜、・・・、３２やに供給されている。

クロック制御回路３１は、また、先の実施例で説明した
ように、入力データが変化していない期間の出力を制限
したクロック信号を生成し出力する。このクロック信号
がＤ−ＦＦ３２．〜３２ッの出力タイミングを決定する
。

なお、係数器３３．．３３゜、−，３３，１Ｄ−ＦＦ３
４．．３４□、・・・、３４ア及び加算器３５□、３５
．、・・・＋　　３５　ｍは、第６図に示した係数器５
１〜５．　、Ｄ−ＦＦＥ３．〜６ｍ及び加算器７□〜７
ｍと同一のものであるから、詳しい説明は省略する。

この実施例によれば、従来、８ピッｔ−Ｘｍ個のＤ−Ｆ
Ｆ４．〜４ｍを同時に動作させていたのに対し、データ
に変化がない場合には、Ｄ−ＦＦ３２１〜３２イを動作
させず、データをホールドするだけであるから、クロッ
ク動作時の電流消費を大幅に抑制することができる。

第４図は、本発明の第３の実施例に係るディジタル信号
処理回路のブロック図である。

この実施例は、入力側及び出力側に配置されたＤ−ＦＦ
をダイナミックＤ−ＦＦ４１，４７としたものである。

クロック制御回路４５．．４５□。

・・・　４５ｎは、第１図に示したクロ・ツク制御回路
２０、〜２０．．のＡＮＤゲート１７．〜１７．ｌの出
力を入力とするＯＲゲート４６．．４６□、・・・４６
、、を備えて構成されている。ＯＲゲート４６１〜４６
．、の他方の入力には、ダイナミ・ツクＤ−ＦＦ４７の
出力データホールド時間に合わせて定期的に出力される
クロック信号ｋが入力されている。

なお、その他の構成については、第１図の回路と同様で
あるため、詳しい説明は省略する。

第５図は、こ回路の動作を示すタイミング図である。

この回路の動作は、基本的には、第１図の回路の動作と
同様であるが、この回路では、ダイナミックＤ−ＦＦ４
１．４７を使用しているので、出力データ保持時間の問
題を解決するための処理が必要となる。この実施例では
、ダイナミ・ツクＤ−ＦＦ４７のデータホールド時間に
合わせて、クロック入力端子４４から定期的にクロック
信号ｋを入力し、ＯＲゲート４６１〜４６ｎを介してダ
イナミックＤ−ＦＦ４７をリフレッシュしている。

このように、この実施例によれば、データが変化しない
ときにはクロックを変化させないことにより、Ｄ−ＦＦ
４７での消費電力を抑制することができるのみならず、
データが変化しない期間が長くなっても、ダイナミック
Ｄ−ＦＦ４７の出力データホールド信号に合わせて定期
的にクロックを変化させてデータをリフレッシュするこ
とができるので、出力データの保持時間の問題を回避す
ることができる。

［発明の効果コ 以上述べたように、本発明によれば、遅延回路で遅延さ
れる前後の入力データから、入力データの変化の有無を
検出し、その検出結果に基づいてクロック信号の出力を
制御するようにしているので、入力データに変化がない
ときには、クロック信号が出力されず、単にデータをホ
ールドするだけとなるので、クロック周期毎に全ての回
路を動作させる従来の回路に比べて、消費電力の大幅な
低減を図ることができ、これによりフラットパッケージ
化に有利なディジタル信号処理回路を提供すること可能
になるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るディジタル信号処
理回路のブロック図、第２図は同回路の動作を示すタイ
ミング図、第３図は本発明の第２の実施例に係るディジ
タル信号処理回路を示すブロック図、第４図は本発明の
第３の実施例に係るディジタル信号処理回路のブロック
図、第５図は同回路の動作を示すタイミング図、第６図
は従来のディジタルフィルタのブロック図、第７図は同
ディジタルフィルタの動作を示すタイミング図である。 １．１０．３Ｂ、４１；入力端子群、２，１１゜１２．
３７，３８．４２〜４４；クロック入力端子、３，４１
〜４ゆ＋　６１〜６．．１８，２１゜３０．３２．〜３
２□、３４．〜３４．；データフリップフロップ、５□
〜５１，１．３３□〜３３．。 ；係数器、７□〜７□、３５□〜３５ｍ；加算器、８．
１９．３９．４８；出力端子群、１３．〜１３ｆｉ、１
４．〜１４，１，１５．〜１５．ｌ　：データラッチ、
１Ｂ＋〜１６、；　ＥＸ−ＯＲゲート、１７、　〜１７
ｎ　；ＡＮＤゲート、２０．　〜２Ｏｆｌ。 ３１．４５□〜４５ｎ　；クロック制御回路、４１゜４
７；ダイナミックデータフリップフロップ、４６、〜４
６．．；ＯＲゲート

Claims (3)

【特許請求の範囲】
1. （１）入力データを遅延させる遅延手段と、この遅延手
   段で遅延される前後の前記入力データから前記入力デー
   タの変化の有無を検出するデータ変化検出手段と、この
   データ変化検出手段の出力でクロック信号の出力を制御
   するゲート手段とを有することを特徴とするディジタル
   信号処理回路。
2. （２）入力データをクロック信号に従って順次格納する
   と共に前記入力データに対して所定のフィルタ処理を施
   すディジタルフィルタと、このディジタルフィルタに前
   記クロック信号を供給するクロック制御回路とを有し、
   前記クロック制御回路は、前記入力データを遅延させる
   遅延手段と、この遅延手段で遅延される前後の前記入力
   データから前記入力データの変化の有無を検出するデー
   タ変化検出手段と、このデータ変化検出手段の出力で前
   記クロック信号の出力を制御するゲート手段とを有する
   ものであることを特徴とするディジタル信号処理回路。
3. （３）前記遅延手段は、前記入力データを前記クロック
   信号の１周期分遅延させるデータラッチ回路からなり、
   前記データ変化検出手段は、前記データラッチ回路で遅
   延される前後の前記入力データの排他的論理和を出力す
   る排他的論理和ゲートからなり、前記ゲート手段は、前
   記排他的論理和ゲートの出力と前記クロック信号との論
   理積を出力するＡＮＤゲートからなることを特徴とする
   請求項１又は２に記載のディジタル信号処理回路。