JPH02264294A

JPH02264294A - 表示装置のための駆動回路

Info

Publication number: JPH02264294A
Application number: JP1085524A
Authority: JP
Inventors: Yoshiharu Kanetani; 吉晴金谷; Hirofumi Fukuoka; 宏文福岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-04-04
Filing date: 1989-04-04
Publication date: 1990-10-29
Anticipated expiration: 2011-07-31
Also published as: JP2520167B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は表示装置のための駆動回路に関し、特に、振幅
変調駆動方式によって階調表示を行うことができる表示
装置のための駆動回路に関する。

以下ではマトリクス型液晶表示装置を表示装置の例にと
って説明を行うが、本発明は他の種類の表示装置、例え
ばＥＬ（エレクトロルミネッセンス）表示装置、プラズ
マデイスプレィ等のための駆動回路にも適用可能である
。

（従来の技術）第８図に従来のマトリクス型液晶表示装置の一例を模式
的に示す。第８図のマトリクス型液晶表示装置は、絵素
を駆動するためのスイッチング素子としてＴ　Ｆ　Ｔ、
　（Ｔｈｉｎ　Ｆｉｌ＋ｅ　Ｔｒａｎｓｉｓｔｏｒ）を
用いたものである。ＴＦＴ液晶パネル１００は、互いに
平行に配設されたｎ本（番号０　＝　ｎ　−１）の走査
電極１０１と走査電極１０１に直交して互いに平行に配
設されたｍ本（番号０−ｍ−１）の信号電極１０２とを
備えている。走査電極１０１と信号電極１０２との各交
点に近接して、絵素電極１０３を駆動するためのＴＦＴ
１０４が設けられている。１本の走査電極１０１に対応
するｍ個の絵素１０３によって１本の水平走査線が構成
されている。

ＴＦＴＧａパネル１００はソースドライバ２゜Ｏ及びゲ
ートドライバ３００を含む駆動回路によって駆動される
。ソースドライバ２００及びゲートドライバ３００はＴ
ＦＴパネル１００の信号電極１０２及び走査電極１０１
にそれぞれ接続されている。ソースドライバ２００は、
入力されるアナログ画像信号或は映像信号をサンプル、
ホールドし、信号電極１０２に供給する。他方、ゲート
ドライバ３００は走査電極１０１に順次に走査パルスを
出力する。ゲートドライバ３００及びソースドライバ２
００に入力されるクロック等の制御信号はコントロール
回路４００から与えられる。

第９図を参照してソースドライバ２００について詳細に
説明する。ソースドライバ２００は、シフトレジスタ２
１０．　　サンプルホールド回路２２０及び出力バッフ
ァ２３０を備えている。シフトレジスタ２１０では、コ
ントロール回路４００から入力されるシフトパルスがシ
フトクロックに従ってシフトされ、ラインＢ１、Ｂ２、
・・・　Ｂ＋、・・・Ｂ、に順次にサンプリングパルス
が出力される。これに伴ってサンプルホールド回路２２
０のアナログスイッチＡＳＷＩ（１）、・・・　ＡＳＷ
Ｉ（ｉ）、・・・ＡＳＷＩ（ｍ）が順次に導通状態にな
り、サンプリングコンデンサ２２１が入力アナログ画像
信号の瞬時振幅ｖ（ｆ、ｊ）にまで順次に充電される。

ここで、ｖ（１，ｊ）は、ＴＰＴパネル１００の１番目
の信号電極と１番目の走査電極との交点に対応する絵素
電極１０３に書き込まれるべきアナログ画像信号の瞬時
振幅である。このようにして１水平走査期間の画像信号
がサンプルホールド回路２２０によってサンプリングさ
れた後、出力用パルスＯＥが入力され、画像信号がサン
プリングコンデンサ２２１からホールドコンデンサ２２
２に移される。ボールドコンデンサ２２２によって保持
された画像信号は出力バッファ２３０を介して信号電極
１゜２に出力される。

第１０図にソースドライバ２００に於ける入出力信号の
波形の概略を示す。第１０図に於いて、ｖ　（Ｃ５ｐＬ
（ｉ））、ｖ　（ＣＨ（ｉ））及びｖｓ（ｔ）は、１番
目のサンプリングコンデンサ２２１の電圧、１番目のホ
ールドコンデンサ２２２の電圧及び１番目の出力バッフ
ァ２３０の出力電圧をそれぞれ示している。

（発明が解決しようとする課題）上述したようないわゆるアナログ画像信号サンプリング
方式の駆動回路には、ＴＰＴ液晶パネル１００等の表示
パネルの大容量化、高精細化を進める上で次のようない
くっがの問題があることが明らかになっている。

（１）アナログ画像信号の振幅をサンプリングする駆動
回路では、サンプリングされる画像信号振幅ｖ（ｉ、ｊ
）の精度は、アナログスイッチＡＳＷＩ（１）の導通時
のオン抵抗ＲＯＭとサンプリングコンデンサ２２１の容
ｆｉｃｓｐＬとで定まる時定数によって決定されるので
、サンプリングによって画像信号の周波数帯域が狭めら
れることのないように上記時定数を選択する必要がある
。即ち、入力アナログ画像信号の周波数特性に於いて信
号レベルが３ｄＢ低下する周波数をｆ　（−３ｄＢ）　
Ｈｚとすれば、次式の条件が満足されなければならない
。

２．２Ｘ　ＲＯＮＸ　Ｃｓｐｔところで、５表示パネル（ＴＰＴ液晶パネル１００）の
大容量化、高精細化に伴って入力画像信号の周波数帯域
は広くなりつつあり、従って高速のサンプリングが要求
され、上式を満たすために低ＲＯＭ及び小Ｃ３ＰＬが要
求される。

ところが、ＯＥパルスによってサンプリングコンデンサ
２２１の電荷がホールドコンデンサ２２２に配分される
ことにより、容ｊｌ　ＣＨのホールドコンデンサ２２２
の電圧は、Ｃ５ｐＬ（ｉ）＜ｖ（１，ｊ）となり、Ｃｏ（１）＜＜Ｃ５ｐＬ（１）のとき、ｖ　（
ＣＨ（１））＋　ｖ　（ｔ、　ｊ）である。従って、サ
ンプリングコンデンサ２２１からホールドコンデンサ２
２２への電荷配分による振幅減衰を極力小さくするため
には、容ｆｉｃｓｐＬの小容量化には限界がある。また
、オン抵抗ＲＯＭ並びに容量ＣＳＰＬ及びＣＭの製造上
のばらつきに起因する入出力直線性の劣化や不揃いを抑
制するためにも、容量ＣＳＰＬをあまり小さくすること
はできない。このようにサンプリングコンデンサ２２１
の小容量化には限界があり、入力画像信号の周波数帯域
を大幅に広げることは困難である。

このことが表示パネルの大容量化の妨げとなっていた。

（２）アナログ画像信号は、箪９図に示すようにパスラ
インを介してソースドライバ２００に供給されるが、表
示パネルの大容量化、高精細化に伴って画像信号の周波
数帯域が広くなると共にパスラインの配線容量が大きく
なる。従って画像信号を供給する回路の側で広帯域電力
増幅器が必要とされ、コストアップ等の要因となる。

（３）ＲＳ　Ｇ及びＢビデオ信号を必要とするカラー画
像表示に於けるように複数のアナログ画像信号供給用パ
スラインが設けられる場合には、表示パネルの大容量化
、高精細化に伴い、上述の広帯域電力増幅器に対して、
複数の画像信号間に位相差がな（、しかも振幅特性及び
周波数特性にばらつきの生じない極めて高い品質が要求
される。

（４）マトリクス型表示装置に於ける駆動回路では、Ｃ
ＲＴへの表示の場合とは異なり、クロックに従ってアナ
ログ画像信号をサンプリングし、マトリクス状に配列さ
れた絵素に表示を行うのであるが、パスラインに於ける
遅延を含む駆動回路内の遅延が避けられないことから、
アナログ画像信号に対するサンプリング位置の精度を確
保することが非常に困難である。特に、画像信号と表示
絵素のアドレスとの間の関係が明確に定まっているフン
ピニータグラフィックスをマトリクス型表示装置に表示
する場合には、原理的にはコンピュータで作成された画
像を完全に表示パネル上に再現できるはずであるにも拘
らず、駆動システム内で生じる遅延及び周波数特性の劣
化に起因する画像の表示位置のずれ、画像のにじみ等は
、従来のアナログ画像信号サンプリング方式の駆動回路
では避けることができない。

本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、上述したアナログ画像信号サ
ンプリング方式の表示システムの欠点を解消することが
できる表示装置のための駆動回路を提供することにある
。

（課題を解決するための手段）本発明の表示装置のための駆動回路は、並行する複数の
信号電極が設けられた表示ユニットを有する駆動回路で
あって、デジタル画像信号をデジタル−アナログ変換し
て振幅変調し、得られたアナログ信号を該信号電極に送
出する信号電極駆動手段を備えており、そのことにより
上記目的が達成される。

また、本発明の表示装置のための駆動回路では、前記信
号電極駆動手段が、少なくとも１水平走査線分の前記入
力デジタル画像信号が格納されるデジタル画像信号記憶
回路、該デジタル画像信号記憶回路に格納されたデジタ
ル画像信号の情報をパルス幅に変換するパルス幅変換回
路、該パルス幅変換回路の出力パルスのパルス幅をアナ
ログ信号の振幅に変換するパルス幅振幅変換回路、及び
該パルス幅振幅変換回路の出力アナログ信号に従って前
記信号電極を駆動する駆動信号を出力する出力回路を備
えることもできる。

前記出力回路は前記駆動信号を保持するための静電容量
手段を備えることもできる。

（実施例）本発明を実施例について以下に説明する。

第１図に本発明の一実施例を用いたマトリクス型液晶表
示装置の一例を模式的に示す。ＴＰＴ液晶パネル１００
上に表示を行うための駆動回路は、ソースドライバ２、
ゲートドライバ３００及びコントロール回路４を備えて
いる。ゲートドライバ３００は第８図に示した従来のも
のと実質的に同様の構成を有している。ソースドライバ
２は、入力されるデジタル画像信号又は映像信号をデジ
タル−アナログ変換して振幅変調されたアナログ信号を
得て、そのアナログ信号をＴＦＴ液晶パネルｌＯＯの信
号電極１０２に送出するものであり、アップダウンカウ
ンタ及びデコーダ回路２０、デジタルデータメモリ３０
、ビット比較パルス幅変換回路４０、レベルシフタ回路
６０並びにＤ／Ａ変換及び出力回路５０を備えている。

ソースドライバ２の動作に必要な各種信号は、コントロ
ール回路４から供給される。

第２図にソースドライバ２をより詳細に示す。

第２図に示す例はカラー表示を行うためのものであり、
Ｒ，Ｇ及びＢ画像信号がそれぞれ４ビ、トのデータＲｅ
％Ｒ３、Ｇ１１−Ｇ３、及びＢ８〜Ｂ３で表現されてい
る。アップダウンカウンタ２１には、増加方向のカウン
ト又は減少方向のカウントを指定するためのＵ／Ｄ信号
並びにカウント動作をさせるためのクロックＣＫが入力
されている。アップダウンカウンタ２１の出力はデコー
ダ２２によってデコードされる。入力デジタル画像信号
に含まれるＲ信号（ＲＩＩ＝Ｒｓ）、Ｇ信号（Ｇｅ−Ｇ
３）及びＢ信号（Ｂ＠〜Ｂ３）は、−旦、ラッチ３１．
３２及び３３にそれぞれラッチされた後、デコーダ２２
の出力に従って、デジタルデータメモリ３０を構成する
Ｒメモリ３４、Ｇメモリ３５及びＢメモリ３６内の対応
する記憶ユニットにそれぞれ格納される。１水平走査期
間に亙るデジタル画像信号がデジタルデータメモリ３０
に格納された後、ラッチストローブ信号ＬＳの入力によ
り、デジタルデータメモリ３０内の信号がビット比較パ
ルス幅変換回路４０に並列に与えられる。尚、アップダ
ウンカウンタ及びデコーダ回路２０をシフトレジスタで
構成することも可能である。

デジタルデータメモリ３０及びビット比較パルス幅変換
回路４０のＲ信号を処理する系のブロック図を第３図に
示す。Ｒメモリ３４には、ＴＦＴ液晶パネル１００の信
号電極１０２に１対１に対応する記憶ユニット３４１が
設けられている。各記憶ユニット３４１は４ビツト分の
画像信号を記憶するための４個の記憶素子を有している
。各記憶ユニット３４１に対応して、ビット比較パルス
幅変換回路４０はＲＰ　Ｃ（Ｂｉｔ−Ｐｕｌｓｅｗｉｄ
ｔｈ−Ｃｏｎｖｅｒｔｅｒ）回路４１を有している。各
記憶ユニット３４１に格納されたデジタル画像信号は、
ＬＳ信号によって、対応するＢＰＣ回路４１に転送され
る。各ＢＰＣ回路４１には、ＬＳ信号に加えて、スター
トパルスＳＴ及びカウント信号ＣＩ　％Ｃ３が入力され
ている。各ＢＰＣ回路４１では、記憶ユニット３４１か
ら入力される画像信号の情報がパルス幅に変換され、そ
のようにして得られた出力Ｒｐｕがレベルシフタ６０に
与えられる。Ｇ信号及びＢ信号についても第３図の回路
と同様のものが設けられている。

ＢＰＣ回路４１の一構成例を第４図に示す。画像信号２
日〜Ｒ３は、ＬＳ信号によって動作するラッチＬ　＠　
−Ｌ　３にそれぞれラッチされる。画像信号Ｒ１１−Ｒ
３は排他的論理和（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）ゲート
４１１によってカウント信号Ｃθ〜Ｃ３とビット毎に比
較される。４ビツトの全てが一致した場合には、全ての
排他的論理和ゲート４１１の出力がＨレベルになり、そ
の結果、ＮＡＮＤゲート４１２の出力信号ＲＣがＬレベ
ルになる。

ＢＰＣ回路４１は次のように動作する。ＬＳ信号によっ
て画像信号Ｒｅ〜Ｒ３をラッチＬＩＩ〜Ｌ３にラッチし
た後、スタートパルスＳＴの入力により、ＲＳフリップ
フロップ４１３がセットされ、信号ＲＰ−がＨレベルに
なる。次に、カウント信号ＣｉＩ〜Ｃ３が（０，０，０
，０）、　（０，０，０，１）、・・・　（１，１，１
％　ｌ）の順で増大する。画像信号Ｒ９−Ｒ３とカウン
ト信号ｃａ−ｃ：ａが一致した時点で信号ＲＣがＬレベ
ルになり、ＲＳフリップフロップ４１３がリセットされ
、信号ＲＰｕがＬレベルに戻る。従って、画像信号Ｒｓ
４　Ｒ３の情報は信号ＲＰＶのパルス幅に変換される。

次に、信号ＲＰＩＩのパルス幅を電圧の振幅に変換する
ためのレベルシフタ回路６０並びにＤ／Ａ変換及び出力
回路５０について説明する。ＴＦＴ液晶パネル１００の
１本の信号電極１０２に対応する、レベルシフタ回路６
０、並びにＤ／Ａ変換及び出力回路５０の部分の回路図
を第５図に示す。

ｉ号Ｒｐｗはレベルシフタ６１によってレベル変換され
る。アブブダウンカウンタ２０、デジタルデータメモリ
３０及びビット比較パルス幅変換回路４０は、Ｖｅｃ＝
　５　Ｖ、　　ＶＳＳ＝　ＯＶの電源電圧で動作する論
理回路であるが、ＴＰＴ液晶パネル１００等の表示パネ
ルを駆動するためには、通常、論理回路の電源電圧より
高い電圧が必要とされる。

故に、上述したレベル変換が必要となる。

レベル変換された信号ＲＰ−は、アナログゲート５２を
開閉するために用いられる。アナログゲート５２には、
カウント信号Ｃ−〜Ｃ３の変化に同期して階段状にレベ
ルが上昇又は下降する電圧信号ＡＳが印加される。信号
ＲＰＶがＨレベルの間は、アナログゲート５２は導通状
態にあり、ホールドコンデンサ５３の電圧は信号Ａｓの
変化に追随する。信号ＲＰＩＪがＬレベルになった時点
でアナログゲート５２は非導通状態になり、ホールドコ
ンデンサ５３の電圧はアナログゲート５２が非導通状態
になる直前の信号ＡＳのレベルに保持される。

ホールドコンデンサ５３の電圧は、出力バッファ５４を
介してＴＰＴ液晶パネル１００の信号電極１０２に伝達
される。各信号電極１０２に対応するレベルシフタ回路
６０並びにＤ／Ａ変換及び出力回路５０の部分が、並行
して上述したように動作する。

ＲＰＣ回路４１．　　レベルシフタ回路６０並びにＤ／
Ａ変換及、び出力回路５０に於ける入出力及び内部信号
波形の一例を、画像信号Ｒ１〜Ｒ３が（Ｏｌｌ、　　１
．１）の場合について第６図に示す。スタートパルスＳ
Ｔの入力によって信号ＲＰＩＪがＨレベルになる。カウ
ント信号ＣＩ　−Ｃ３が（０，１，１、ｌ）に達すると
信号ＲＰＩＪはＬレベルに戻り、出力バッファ５４の出
力信号Ｒはその時点でのレベルに固定される。

上述のソースドライバ２に於ける表示駆動タイミングの
概略を第７図に示す。第７図から分かるように、１番目
の水平走査線のための画像信号は、それが入力される水
平走査期間の次の水平走査期間をフルに利用してＤ／Ａ
変換され、信号電極１０２に伝達される。従って、入力
画像信号のデジタルデータメモリ３０への格納は高速に
行う必要があるが、Ｄ／Ａ変換は比較的低速で行うこと
ができる。

また、ＴＰＴ液晶パネル１００等の表示パネルは、印加
される電圧に直流成分が含まれていると劣化が早まるの
で、表示パネルに印加される電圧の源となる信号ＡＳは
、１水平走査期間毎に正方向への増大と負方向への低下
とが交互に生じるようにされている。

（発明の効果）本発明によれば、従来のアナログ画像信号サンプリング
方式の駆動回路の様々な課題を解決することができる表
示装置のための駆動回路が提供される。

本発明の駆動回路では、デジタル化された画像信号が記
憶され、転送される。従って、アナログ画像信号サンプ
リング方式の駆動回路で問題となっていたサンプリング
時定数に起因する画像信号の周波数特性の劣化を回避す
ることができる。また、サンプリングコンデンサとホー
ルドコンデンサとの間での電荷配分による振幅減衰も生
じない。

更に、駆動回路の構成要素の回路定数のばらつきによる
遅延時間等のばらつきも生じない。

本発明の駆動回路は処理の大半をデジタル信号に対して
行う。このため、回路内の各部の動作を確実に同期させ
ることができる。従って、回路内で生じる遅延等による
画像の表示位置のずれ、画像のにじみ等を抑制すること
が可能となり、画像の表示精度及び表示品位が大幅に同
上する。このことは、特に、高精細画像情報の忠実な表
示に大きな効果を発揮するので、コンピュータグラフィ
ックスの表示も正確に行われる。

本発明の駆動回路は、表示パネルの大容量化に＋１　基
本的に、入力デジタル画像信号を記憶する記憶回路を構
成する論理回路の高速化によって対処することができる
。本発明の駆動回路の画像信号記憶回路は少なくとも１
水平走査線分の画像信号を記憶することができるので、
記憶されたデジタル画像信号のＤ／Ａ変換は、次の水平
走査期間を利用して比較的低速で行うことができる。こ
のことは、駆動回路のコストダウンに資すると共に、表
示精度等の向上にも寄与する。

４、　　　　　の　　　　な看　Ｈ第１図は本発明の一実施例を用いたマトリクス型液晶表
示装置の概略ブロック図、第２図はその実施例のソース
ドライバのブロック図、第３図はその実施例のデジタル
データメモリ及びビット比較パルス幅変換回路の要部を
示す図、第４図はその実施例のＲＰＣ回路の回路図、第
５図はその実施例のＤ／Ａ変換及び出力回路の要部の回
路図、第６図はＢＰＣ回路並びにＤ／Ａ変換及び出力回
路の動作を示すタイミングチャート、第７図は第２図の
ソースドライバに於ける表示駆動動作を示すタイミング
チャート、第８図は従来の駆動回路を用いたマトリクス
型液晶表示装置の一例の概略ブロック図、第９図は第８
図の表示装置のソースドライバの回路図、第１０図は第
９図のソースドライバの動作を示すタイミングチャート
である。

２・・・ソースドライバ、２０・・・アップダウンカウ
ンタ及びデコーダ回路、２１・・・アップダウンカウン
タ、２２・・・デコーダ、３０・・・デジタルデータメ
モリ、３１〜３３・・・ラッチ、３４・・・Ｒメモリ、
３５・・・Ｇメモリ、３６・・・Ｂメモリ、４０・・・
ビット比較パルス幅変換回路、４１・・・ＲＰＣ回路、
５０・・・Ｄ／Ａ変換及び出力回路、５２・・・アナロ
グゲート、５３・・・ホールドコンデンサ、５４・・・
出力バッファ、６０・・・レベルシフタ回路、６１・・
・レベルシフタ、１００・・・ＴＦＴ液晶パネル、１０
１・・・走査電極、１０２・・・信号電極、１０３・・
・絵素電極、１０４・・・ＴＦＴ、３００・・・ゲート
ドライバ、３４１・・・記憶ユニット。

以上図面の浄書（内容に変更なし）４第２図充仏ｌＩレベＩしシ７７手続補正書（方式）平成元年８月１０日平成１年特許願第８５５２４号２、発明の名称表示装置のための駆動回路３１ｔ！ｉ正をする者事件との関係　特許出願人住所　〒５４５大阪市阿倍野区長池町２２番２２号名称
（５０４）シャープ株式会社４、代理人住所　〒５３０大阪府大阪市北区西天満５、補正命令の
日付（発送臼）平成１年７月２５日６、補正の対象図面７、補正の内容願書に最初に添付した図面（第１図、第２図。

Claims

【特許請求の範囲】１、並行する複数の信号電極が設けられた表示ユニット
を有する表示装置のための駆動回路であって、デジタル
画像信号をデジタル−アナログ変換して振幅変調し、得
られたアナログ信号を該信号電極に送出する信号電極駆
動手段を備えている表示装置のための駆動回路。２、前記信号電極駆動手段が、少なくとも１水平走査分の前記入力デジタル画像信号が
格納されるデジタル画像信号記憶回路、該デジタル画像
信号記憶回路に格納されたデジタル画像信号の情報をパ
ルス幅に変換するパルス幅変換回路、該パルス幅変換回路の出力パルスのパルス幅をアナログ
信号の振幅に変換するパルス幅振幅変換回路、及び該パルス幅振幅変換回路の出力アナログ信号に従って前
記信号電極を駆動する駆動信号を出力する出力回路を備
えている請求項１に記載の表示装置のための駆動回路。３、前記出力回路が前記駆動信号を保持するための静電
容量手段を備えている請求項２に記載の表示装置のため
の駆動回路。