JPS61103199A - 画像表示装置 - Google Patents
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- JPS61103199A JPS61103199A JP22387484A JP22387484A JPS61103199A JP S61103199 A JPS61103199 A JP S61103199A JP 22387484 A JP22387484 A JP 22387484A JP 22387484 A JP22387484 A JP 22387484A JP S61103199 A JPS61103199 A JP S61103199A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は列電極を形成した基板と、共通電極または列電
極に直交する行電極により選択され入ａ数の百ｇ！雷権
を形成り奔対向某諧間に捜椿される液晶による画像表示
装置に関するものである。
極に直交する行電極により選択され入ａ数の百ｇ！雷権
を形成り奔対向某諧間に捜椿される液晶による画像表示
装置に関するものである。
従来の画像表示装置は第２図に示す様に、Ｄ（１）〜Ｄ
（Ｂｌ）で接続端子・電位を示す複数の列電極を形成
した基板と、Ｖｃで電極端子・電位を示す共通電極を形
成し九対向基板間に挟持される液晶表示体（６）から構
成され、列電極へのデータは、データＤｉクロンクＯＬ
でシフトレジスター（５）により直列に転送し、Ｄ（１
）〜Ｄ０１）にあたる一群のデータ転送を終了後シフト
レジスターを一定期間静止状態に保ち、各ビットの並列
出力ｔＤ（１）〜Ｄ （Ｎ）に加えることで構成してい
た。ｖＤＤ 、 ｖｓｓ （ＶＤＤ ＞ ｖｓｓ ）は
（５）の電源端子・電位であり、ｖｃ＝■ｓｓ でデ
ータＤを転送後、（６）の画素に加えられ７’ＣＤ （
Ｊ）−ｖｃ 電圧（、Ｔ＝１〜Ｎ）は、次のＶＣ！ ＝
ＶＤＤのフレームにおいて、前のフレームと反転した
データを転送することで符合反転し、液晶の交流駆動を
行なっていた。
（Ｂｌ）で接続端子・電位を示す複数の列電極を形成
した基板と、Ｖｃで電極端子・電位を示す共通電極を形
成し九対向基板間に挟持される液晶表示体（６）から構
成され、列電極へのデータは、データＤｉクロンクＯＬ
でシフトレジスター（５）により直列に転送し、Ｄ（１
）〜Ｄ０１）にあたる一群のデータ転送を終了後シフト
レジスターを一定期間静止状態に保ち、各ビットの並列
出力ｔＤ（１）〜Ｄ （Ｎ）に加えることで構成してい
た。ｖＤＤ 、 ｖｓｓ （ＶＤＤ ＞ ｖｓｓ ）は
（５）の電源端子・電位であり、ｖｃ＝■ｓｓ でデ
ータＤを転送後、（６）の画素に加えられ７’ＣＤ （
Ｊ）−ｖｃ 電圧（、Ｔ＝１〜Ｎ）は、次のＶＣ！ ＝
ＶＤＤのフレームにおいて、前のフレームと反転した
データを転送することで符合反転し、液晶の交流駆動を
行なっていた。
〔発明の解決しようとする問題点〕
従って画素に加えられる電圧は、表示（点灯）か消去（
非点灯）かの２値のみとなシ、電圧を変えて濃淡の階調
のある表示を実現することには、構成上問題があった。
非点灯）かの２値のみとなシ、電圧を変えて濃淡の階調
のある表示を実現することには、構成上問題があった。
本発明は前述の問題点を解決すべくなされたものであシ
、複数の列電極を形成した基板と、共通電極まｆｌ：、
は列電極に直交する行電極により選択される複数の画素
電極を形成した対向基板間に挟持される液晶による表示
体を用い、直列にデータを転送するシフトレジスターの
各ビットの並列出力がライトイネーブル信号で書き込ま
れるランチ出力を１該表示体の列電極毎に形成されたデ
ィジタル／アナログ変換器を通して画素にデータを供給
し、画素にかかる電圧を可変にして階調表示を行なうも
のである。
、複数の列電極を形成した基板と、共通電極まｆｌ：、
は列電極に直交する行電極により選択される複数の画素
電極を形成した対向基板間に挟持される液晶による表示
体を用い、直列にデータを転送するシフトレジスターの
各ビットの並列出力がライトイネーブル信号で書き込ま
れるランチ出力を１該表示体の列電極毎に形成されたデ
ィジタル／アナログ変換器を通して画素にデータを供給
し、画素にかかる電圧を可変にして階調表示を行なうも
のである。
第１図は本発明の画像表示装置の構成図であり、（１）
はシフトレジスター、（２） ｔ′ｉラッチ、＜ｓ’ｉ
”７デイジタル／アナログ変換器、（４）は液晶表示体
を示している。
はシフトレジスター、（２） ｔ′ｉラッチ、＜ｓ’ｉ
”７デイジタル／アナログ変換器、（４）は液晶表示体
を示している。
（４）はＤ（１）〜Ｄ （１１）で（３）との接続端子
を示す複数の列電極を形成した基板と、ｖｃで電極端子
・電位を示す共通電極を形成した対向基板間に挟持さね
、る液晶から成シ、列電極へのデータＤ （、Ｔ） （
、Ｔ＝ １〜Ｎ ）は、データＤｏ、ＤＩ。
を示す複数の列電極を形成した基板と、ｖｃで電極端子
・電位を示す共通電極を形成した対向基板間に挟持さね
、る液晶から成シ、列電極へのデータＤ （、Ｔ） （
、Ｔ＝ １〜Ｎ ）は、データＤｏ、ＤＩ。
Ｄｚ ｋクロックＣＬで（１）により直列に転送し、
Ｄｓ（１）、 ＤＯ（１） 、 Ｄ” （１） 〜
Ｄ：（Ｎ） 。
Ｄｓ（１）、 ＤＯ（１） 、 Ｄ” （１） 〜
Ｄ：（Ｎ） 。
Ｏ亀２
Ｄθ（Ｎ）、ＤＯ（Ｎ）にあたる一群のデータ転送１
： を終了後、（１）の各ビットの出力をライトイネーブル
信号Ｗにより（２）に並列に書き込み、（２）の出力Ｄ
ｏ（Ｊ）、 Ｄｔ（Ｊ）、 Ｄｔ（Ｊ） （Ｊ＝ １
〜Ｎ）を列毎にディジタル／アナログ変換して得ている
。ｖＤＤ、ｖｓ８（ｖＤＤ＞７８日）ハ、（１）、
（２）の電源端子・電位であり、Ｖｃｃｕ Ｖｑｃ≦”
１３８にとられ、ＶＤＤと共に（３）の電源端子・電位
となり、ＶＢ は（４）の共通電極電位ｖ０に対するア
ナログ出力を定める（５）の基準電圧入力である。
： を終了後、（１）の各ビットの出力をライトイネーブル
信号Ｗにより（２）に並列に書き込み、（２）の出力Ｄ
ｏ（Ｊ）、 Ｄｔ（Ｊ）、 Ｄｔ（Ｊ） （Ｊ＝ １
〜Ｎ）を列毎にディジタル／アナログ変換して得ている
。ｖＤＤ、ｖｓ８（ｖＤＤ＞７８日）ハ、（１）、
（２）の電源端子・電位であり、Ｖｃｃｕ Ｖｑｃ≦”
１３８にとられ、ＶＤＤと共に（３）の電源端子・電位
となり、ＶＢ は（４）の共通電極電位ｖ０に対するア
ナログ出力を定める（５）の基準電圧入力である。
その動作を第３図タイミングチャートに示す。
（１）はＤＤ ｔ ＤＤ ｒ Ｄｚ ｆｔ＠送するため
に、３組のシフトレジスターから構成され、Ｏｒ、＋が
ｖ８ｓで”Ｏａ ”ｌ ｅ ＤＩを読み込み、ＶＤＤで
次段にデータを転送している。Ｄ （、Ｔ）はｖｃｃ〜
ＶＲの電位にあり、ｖｃがフレーム毎にｖｃ○、ｖＲの
電位を交互にと’） 、ＤＯ＋ ”１ ＋ ”雪が偶数
７レーム毎に直前のフレームと反転したデータになって
いる仁とから、Ｗによって（２）に書き込まれ並列に出
力される（３）へのディジタル入力Ｄｏ（−７） 、
Ｄｔ（Ｊ）。
に、３組のシフトレジスターから構成され、Ｏｒ、＋が
ｖ８ｓで”Ｏａ ”ｌ ｅ ＤＩを読み込み、ＶＤＤで
次段にデータを転送している。Ｄ （、Ｔ）はｖｃｃ〜
ＶＲの電位にあり、ｖｃがフレーム毎にｖｃ○、ｖＲの
電位を交互にと’） 、ＤＯ＋ ”１ ＋ ”雪が偶数
７レーム毎に直前のフレームと反転したデータになって
いる仁とから、Ｗによって（２）に書き込まれ並列に出
力される（３）へのディジタル入力Ｄｏ（−７） 、
Ｄｔ（Ｊ）。
Ｄｚ（Ｊ） （、Ｔ ＝ １〜Ｍ）は直前のフレームの
値と相補的に反転した値になっており、ディジタル／ア
ナログ変換器の出力がこのような入力変換でｖｃ に対
して反転した値となるように構成していることから、画
素にかかる電圧Ｄ （Ｊ） −Ｖｃは、偶数フレーム毎
に直前のフレームと符号が反転し、液晶の交流駆動がな
されている。
値と相補的に反転した値になっており、ディジタル／ア
ナログ変換器の出力がこのような入力変換でｖｃ に対
して反転した値となるように構成していることから、画
素にかかる電圧Ｄ （Ｊ） −Ｖｃは、偶数フレーム毎
に直前のフレームと符号が反転し、液晶の交流駆動がな
されている。
第１図は、３ビツトのデータ上ディジタル／アナログ変
換していることから、８階調の画像表示装置となってい
るが、一般的にはｎビットのデータ入力で２ｎｗｔ調の
画像表示装置が得られる。
換していることから、８階調の画像表示装置となってい
るが、一般的にはｎビットのデータ入力で２ｎｗｔ調の
画像表示装置が得られる。
このような本発明の画像表示装置は、同一基板上に形成
した複数のトランジスター、若しくはダイオード等の能
動素子をスイッチとして液晶を駆動する画像表示装置に
適用される。
した複数のトランジスター、若しくはダイオード等の能
動素子をスイッチとして液晶を駆動する画像表示装置に
適用される。
第４図は一画素毎に形成さｔｉたトランジスターによっ
て駆動される画像表示装置の画素の構成であり、（工、
Ｊ）〜（工＋１．Ｊ＋１）の４画素を示している。（７
）はトランジスター、（８）は表示電圧の記憶容量、（
９）は画素電極、（１０）は（９）と対向する基板上の
共通電極、（１１）は液晶、（１２）はゲート信号を伝
達する行電極、（１３）はｙ−−ｘ信号を伝達する列電
極である。
て駆動される画像表示装置の画素の構成であり、（工、
Ｊ）〜（工＋１．Ｊ＋１）の４画素を示している。（７
）はトランジスター、（８）は表示電圧の記憶容量、（
９）は画素電極、（１０）は（９）と対向する基板上の
共通電極、（１１）は液晶、（１２）はゲート信号を伝
達する行電極、（１３）はｙ−−ｘ信号を伝達する列電
極である。
ゲート信号Ｇ（１）によ）オンしたトランジスターは、
ソース信号Ｄ （Ｊ） 、 Ｄ （、Ｔ＋１）を各画
素電極に伝え、（１０）との間の電圧ヲ（８）及びい１
）の並列容量に表示電圧として蓄え、オフ時にはその蓄
えた電圧で画像を表示する。（８）の片側電極と（１０
）は共通に接続され、ＶｃＯｔ位七なっていることと、
（８）及び（１１）の並列容量が（ア）のゲート・ドレ
イン間容量に対して充分大きいことから、（９） （１
０）間に記憶されている表示電圧はトランジスターがオ
フしている間、ＶＱ の電位変化に殆んど依存せず一定
を保つ。
ソース信号Ｄ （Ｊ） 、 Ｄ （、Ｔ＋１）を各画
素電極に伝え、（１０）との間の電圧ヲ（８）及びい１
）の並列容量に表示電圧として蓄え、オフ時にはその蓄
えた電圧で画像を表示する。（８）の片側電極と（１０
）は共通に接続され、ＶｃＯｔ位七なっていることと、
（８）及び（１１）の並列容量が（ア）のゲート・ドレ
イン間容量に対して充分大きいことから、（９） （１
０）間に記憶されている表示電圧はトランジスターがオ
フしている間、ＶＱ の電位変化に殆んど依存せず一定
を保つ。
第５図は第４図に示した画素を有する画像表示装置の構
成図であり、本発明の第１の実施例である。第１図に゛
対応して（１４）はシフトレジスター、（１５）はラッ
チ、（１６） （１７） （１８） はディジタル／
アナログ変換器を構成し、（２０）は第４図に示した画
素の（７） （８） （９）（１２）（１３３を行電極
群と列電極群が互いに直交するようにマトリックス状に
複数個配列し九基板と共通電極（１０）ｔ−形成した対
向基板間に挟持される液晶（１１）から成る表示体、（
１９）は同一行電極に接続されるトランジスタ一群を行
毎に順次オンさせ６ゲ一ト信号を送出すｈｓ／７ ）
Ｖ’）、’−ｌ １−である。Ｇ（１）〜Ｇ （
Ｍ）は（２０）の複数行の行電極群との接続端子・電位
を示し、ＶＧ 、 ＶＦｉＫ（ｖａ ＞ｖａ８ ＆ｖｚ
ｘ ）は（１９）の電源端子・電位であり、クロックＣ
ＬＧでデータＤＧ ’にシフトし、Ｇ（１）〜Ｇ （
Ｍ）のゲート信号を作成している。
成図であり、本発明の第１の実施例である。第１図に゛
対応して（１４）はシフトレジスター、（１５）はラッ
チ、（１６） （１７） （１８） はディジタル／
アナログ変換器を構成し、（２０）は第４図に示した画
素の（７） （８） （９）（１２）（１３３を行電極
群と列電極群が互いに直交するようにマトリックス状に
複数個配列し九基板と共通電極（１０）ｔ−形成した対
向基板間に挟持される液晶（１１）から成る表示体、（
１９）は同一行電極に接続されるトランジスタ一群を行
毎に順次オンさせ６ゲ一ト信号を送出すｈｓ／７ ）
Ｖ’）、’−ｌ １−である。Ｇ（１）〜Ｇ （
Ｍ）は（２０）の複数行の行電極群との接続端子・電位
を示し、ＶＧ 、 ＶＦｉＫ（ｖａ ＞ｖａ８ ＆ｖｚ
ｘ ）は（１９）の電源端子・電位であり、クロックＣ
ＬＧでデータＤＧ ’にシフトし、Ｇ（１）〜Ｇ （
Ｍ）のゲート信号を作成している。
ラッチ出力Ｄｏ（ｆｆ）、 Ｄｔ（Ｊ）、 Ｄｚ（
Ｊ） （、Ｊ＝ １〜Ｎ）はデコーダー（１６）によ
りｄｔ（Ｊ）、 ｄ鵞（Ｔ、）、 ａｓ（Ｊ）、
（１４（、Ｔ）、 ｄｓ（Ｊ）、 （１６（Ｊ）
、 ｄｙ（Ｊ）、 ｄｓ（Ｊ、）の８出力になシ、分
圧回路（１７）から出力さｎるｖｂ ｖ２ｅ ■！
ｅ ｖ４＊ ｖＳｒ ｖＳｒ ｖＴ。
Ｊ） （、Ｊ＝ １〜Ｎ）はデコーダー（１６）によ
りｄｔ（Ｊ）、 ｄ鵞（Ｔ、）、 ａｓ（Ｊ）、
（１４（、Ｔ）、 ｄｓ（Ｊ）、 （１６（Ｊ）
、 ｄｙ（Ｊ）、 ｄｓ（Ｊ、）の８出力になシ、分
圧回路（１７）から出力さｎるｖｂ ｖ２ｅ ■！
ｅ ｖ４＊ ｖＳｒ ｖＳｒ ｖＴ。
ｖｓ の電位に接続されるスイッチ（１８） ’ｉ制
御し、電位を選択して（２０）のソース電極に送られる
アナログ画像データＤ （Ｊ） ’ｉ作ってい知。
御し、電位を選択して（２０）のソース電極に送られる
アナログ画像データＤ （Ｊ） ’ｉ作ってい知。
（１６）（１７） （１８） よ）成るディジタル／
アナログ変換器の電源に第１図（３）のｖｃｃ ” Ｖ
８Ｂでとられ、（１７）ｔｌＶＨＶ（３間′屯圧ｔ（２
０）の液晶の光学特性に合わせて抵抗で分圧している。
アナログ変換器の電源に第１図（３）のｖｃｃ ” Ｖ
８Ｂでとられ、（１７）ｔｌＶＨＶ（３間′屯圧ｔ（２
０）の液晶の光学特性に合わせて抵抗で分圧している。
第６図タイミングチャートに示すように、（１４）でデ
ータＤＯ＋ ＤＩ ＊ Ｄｔ ’にクロックＯＬによυ
直列・Ｋ転送Ｌ、Ｄ：（’ ） ＋ ｐ？（’ ）
Ｉ Ｄ？（’ ） 〜Ｄ：（”） ＋Ｄ’（Ｎ） 、
Ｄ’（Ｎ）にあたる一群のデータ転送を終７後、（
１９）の−行のゲート信号がＶＱ となシ同−行の（２
０）の画素群のトランジスターをオンさせ、（１４）の
各ビットの出力をライトイネーブル信号Ｗにより（１５
）に並列に書き込み、その出力Ｄ６（Ｊ） 、 Ｄｔ
（Ｊ） 、 Ｉｈ（Ｊ） （１＝ １〜Ｎ）の列毎に
ディジタル／アナログ変換し次データＤ （Ｊ）ｔ−列
電極を通して画素電極に蓄えている。
ータＤＯ＋ ＤＩ ＊ Ｄｔ ’にクロックＯＬによυ
直列・Ｋ転送Ｌ、Ｄ：（’ ） ＋ ｐ？（’ ）
Ｉ Ｄ？（’ ） 〜Ｄ：（”） ＋Ｄ’（Ｎ） 、
Ｄ’（Ｎ）にあたる一群のデータ転送を終７後、（
１９）の−行のゲート信号がＶＱ となシ同−行の（２
０）の画素群のトランジスターをオンさせ、（１４）の
各ビットの出力をライトイネーブル信号Ｗにより（１５
）に並列に書き込み、その出力Ｄ６（Ｊ） 、 Ｄｔ
（Ｊ） 、 Ｉｈ（Ｊ） （１＝ １〜Ｎ）の列毎に
ディジタル／アナログ変換し次データＤ （Ｊ）ｔ−列
電極を通して画素電極に蓄えている。
この行のゲート信号がＶＱになっている間に次行のデー
タが（１４３を転送され、ゲート信号がＶＥＥとなりそ
の行の画素群のトランジスターがオフし、次行のゲート
信号が”ＥｍからｖＧ になると次のライトイネーブ
ル信号が出て（１４）の出力を（１５）に書き込み、（
１６） （１７） （１８） により変換されたデー
タが画素に伝えられる。このようなシーフェンスｔ−Ｇ
（１’）〜Ｇ （Ｍ）のゲートでＭ回繰り返した１フレ
ームで（２０）の全画素の表示電圧を定めている。この
実施例の画素へのデータサイクルは様々な表示データを
全画素に入れる１フレームと一様な消去データを全画素
に入れる１フレーム及び共通電極電位を基準として前記
データと対称に反転する表示データを全画素に入れる１
フレームと消去データを全画素に入れる１フレームの計
４フレームから槌成さね、ており、このサイクル【定め
る周波数が（２０）の表示体に２リツカーを生じないよ
うに３０ Ｈ，Ｚ以上で駆動されている。共通電極電位
ｖｃはこのサイクルに合わせて前２７レームｖ８８ Ｎ
後２フレームｖＦｔＯになっておシ、ｖｏＩｃ対するア
ナログ出力を定める（１６）（１７） （１８）より成
るディジタル／アナログ変換器の基準電位ｖＲＯ値を前
２７レームＶＲＯ−後２フレームｖｓｓとし、ＶＲ−ｖ
ｃ間の基準電圧の値を前２フレームｖＲＯ−ｖｓｓ−後
２フレームｖｓｓ −”）ｔ（Ｊとして、２フレーム毎
の所定の周期で反転し、液晶の交流駆動を行なっている
。画素内の液晶にかかる実効電圧は、表示データのｖｃ
との間の電圧’ｋ ＶＸ ％消去デ゛−夕のＶＣとの間
の電圧をＴｏ （Ｖｏ ＝ Ｖｔ Ｖａ ） ト
ｆ ルトｍ／ Ｉ’ｒとなることから、（１７）は実効
値で階調表示がｌ恣れるように抵抗比を定め、ｖｌ〜ｖ
８の電位を出している。従って１行Ｊ列の画素電極の電
位Ｄ（ＩＪ）はＶ。とともに２フレーム毎に反転しＤ
（ＩＪ） −Ｖｃはデユーティ５ｏチの交流波形となっ
ている。
タが（１４３を転送され、ゲート信号がＶＥＥとなりそ
の行の画素群のトランジスターがオフし、次行のゲート
信号が”ＥｍからｖＧ になると次のライトイネーブ
ル信号が出て（１４）の出力を（１５）に書き込み、（
１６） （１７） （１８） により変換されたデー
タが画素に伝えられる。このようなシーフェンスｔ−Ｇ
（１’）〜Ｇ （Ｍ）のゲートでＭ回繰り返した１フレ
ームで（２０）の全画素の表示電圧を定めている。この
実施例の画素へのデータサイクルは様々な表示データを
全画素に入れる１フレームと一様な消去データを全画素
に入れる１フレーム及び共通電極電位を基準として前記
データと対称に反転する表示データを全画素に入れる１
フレームと消去データを全画素に入れる１フレームの計
４フレームから槌成さね、ており、このサイクル【定め
る周波数が（２０）の表示体に２リツカーを生じないよ
うに３０ Ｈ，Ｚ以上で駆動されている。共通電極電位
ｖｃはこのサイクルに合わせて前２７レームｖ８８ Ｎ
後２フレームｖＦｔＯになっておシ、ｖｏＩｃ対するア
ナログ出力を定める（１６）（１７） （１８）より成
るディジタル／アナログ変換器の基準電位ｖＲＯ値を前
２７レームＶＲＯ−後２フレームｖｓｓとし、ＶＲ−ｖ
ｃ間の基準電圧の値を前２フレームｖＲＯ−ｖｓｓ−後
２フレームｖｓｓ −”）ｔ（Ｊとして、２フレーム毎
の所定の周期で反転し、液晶の交流駆動を行なっている
。画素内の液晶にかかる実効電圧は、表示データのｖｃ
との間の電圧’ｋ ＶＸ ％消去デ゛−夕のＶＣとの間
の電圧をＴｏ （Ｖｏ ＝ Ｖｔ Ｖａ ） ト
ｆ ルトｍ／ Ｉ’ｒとなることから、（１７）は実効
値で階調表示がｌ恣れるように抵抗比を定め、ｖｌ〜ｖ
８の電位を出している。従って１行Ｊ列の画素電極の電
位Ｄ（ＩＪ）はＶ。とともに２フレーム毎に反転しＤ
（ＩＪ） −Ｖｃはデユーティ５ｏチの交流波形となっ
ている。
第７図は第４図と異なる駆動方式の画像表示装置の画素
の構成であり、（工、Ｊ）〜（工＋１゜Ｊ＋１）の４画
素を示している。（２１）はトランジスター、（２２）
は表示電圧の記憶容量、（２３）は画素電極、（２４）
ｆｌ （２３）と対向する基板上の列電極、（２５）は
液晶、（２６）はゲート信号を伝達する行電極、（２７
）は（２４）と対向するトランジスターの集積されてい
る基板上で（２２）の片側電極を列状に共通接続し、（
２４）と接続する列電極、（２８）はソース信号を伝達
する列電極である。ゲート信号によりオンしたトランジ
スターは、ソース信号Ｖａ を各画素電極に伝え、列電
極Ｄ （Ｊ）、 Ｄ （，７−）−１） からの信号
との差電圧ｔ−（２２）及び（２５）の並列容量に表示
電圧として蓄え、オフ時（はその蓄えた電圧で画像を表
示する。第４図で説明し九のと同様に、（２２）及び（
２５）の並列容量が（２１）のゲート・ドレイン間容量
に対して充分大きいことから（２３）（２４）間に記憶
されている表示電圧はトランジスターがオフしている間
、（２４） （２７）の電位変化に殆んど依存せず一定
を保つ。
の構成であり、（工、Ｊ）〜（工＋１゜Ｊ＋１）の４画
素を示している。（２１）はトランジスター、（２２）
は表示電圧の記憶容量、（２３）は画素電極、（２４）
ｆｌ （２３）と対向する基板上の列電極、（２５）は
液晶、（２６）はゲート信号を伝達する行電極、（２７
）は（２４）と対向するトランジスターの集積されてい
る基板上で（２２）の片側電極を列状に共通接続し、（
２４）と接続する列電極、（２８）はソース信号を伝達
する列電極である。ゲート信号によりオンしたトランジ
スターは、ソース信号Ｖａ を各画素電極に伝え、列電
極Ｄ （Ｊ）、 Ｄ （，７−）−１） からの信号
との差電圧ｔ−（２２）及び（２５）の並列容量に表示
電圧として蓄え、オフ時（はその蓄えた電圧で画像を表
示する。第４図で説明し九のと同様に、（２２）及び（
２５）の並列容量が（２１）のゲート・ドレイン間容量
に対して充分大きいことから（２３）（２４）間に記憶
されている表示電圧はトランジスターがオフしている間
、（２４） （２７）の電位変化に殆んど依存せず一定
を保つ。
第８図は第７図に示した画素′ｆ：有する画像表示装置
の構成図であり、本発明の第２の実施例を示し、第９図
はその動作鷺示すタイミングチャートである。（２９）
〜（３５）はそれぞｆ′Ｌ第５図（１４）〜（２０）に
対応しているが、第１の実施例と異なる所は、（３５）
が第７図に示した画素の（２４）の列電極ｔ”複数形成
した基板と、（２１）（２２３（２３） ＜２６） （
２７） （２Ｂ） ｆｒ：行電極群と列電極群が互い
に直交するようにマトリックス状に配列し、列電極（２
４）に直交する行電極により選択される複数の画素電極
を形成した対向基板間に挟持される液晶（２５）から成
る表示体であること、（３５）の列電極毎に形成された
ディジタル／アナログ変換器を構成する（３ｆ）（３２
）（３３）の内、（３２）の基準電圧ＶＲｖｓｓ が
固定されていることである。そのために（３４）の−行
のゲート信号がＶＱ となり同一行の（３５）の画素群
のトランジスターがオンすると複数の列電極に共通なソ
ース信号ｖａを画素電極に入れ、この行電極により選択
された画素電極の電位に対して、液晶にかかるアナログ
電圧が定められるように列電極Ｄ（Ｊ）（Ｊ＝１〜Ｐｉ
）ｅ通してデータを加えている。この行のゲート信号が
Ｖ□になっている間に次行のデータが（２９） を転送
され、ゲート信号が”Ｅｌ ＜≦２ｖ８Ｂ ”ＲＱ）
となシその行の画素群のトランジスターがオフし、次行
のゲート信号がｖｎからＶＱ になると、ライトイネ
ーブル信号Ｗが出て（２９）Ｏ各ビットの並列出力’＋
１−（１）Ｋ書き込み、（３ｏ）の出力を（３１） （
３２） （３３） のディジタル／アナログ変換器に
より変換したデータを画素に伝えている。
の構成図であり、本発明の第２の実施例を示し、第９図
はその動作鷺示すタイミングチャートである。（２９）
〜（３５）はそれぞｆ′Ｌ第５図（１４）〜（２０）に
対応しているが、第１の実施例と異なる所は、（３５）
が第７図に示した画素の（２４）の列電極ｔ”複数形成
した基板と、（２１）（２２３（２３） ＜２６） （
２７） （２Ｂ） ｆｒ：行電極群と列電極群が互い
に直交するようにマトリックス状に配列し、列電極（２
４）に直交する行電極により選択される複数の画素電極
を形成した対向基板間に挟持される液晶（２５）から成
る表示体であること、（３５）の列電極毎に形成された
ディジタル／アナログ変換器を構成する（３ｆ）（３２
）（３３）の内、（３２）の基準電圧ＶＲｖｓｓ が
固定されていることである。そのために（３４）の−行
のゲート信号がＶＱ となり同一行の（３５）の画素群
のトランジスターがオンすると複数の列電極に共通なソ
ース信号ｖａを画素電極に入れ、この行電極により選択
された画素電極の電位に対して、液晶にかかるアナログ
電圧が定められるように列電極Ｄ（Ｊ）（Ｊ＝１〜Ｐｉ
）ｅ通してデータを加えている。この行のゲート信号が
Ｖ□になっている間に次行のデータが（２９） を転送
され、ゲート信号が”Ｅｌ ＜≦２ｖ８Ｂ ”ＲＱ）
となシその行の画素群のトランジスターがオフし、次行
のゲート信号がｖｎからＶＱ になると、ライトイネ
ーブル信号Ｗが出て（２９）Ｏ各ビットの並列出力’＋
１−（１）Ｋ書き込み、（３ｏ）の出力を（３１） （
３２） （３３） のディジタル／アナログ変換器に
より変換したデータを画素に伝えている。
この実施例の画素へのデータサイクルは、様々な表示デ
ータを全画素に入れる１クレームと、行電極により選択
され次面素電極の電位を基準として前１フレームのデー
タと対称に反転する表示データを全画素に入れる１７レ
ームの計２７レームから構成されている。ソース信号ｖ
１従って行電極により選択された画素置きの電位は前１
フレームＶＳＳ−後１フレームＶ）（Ｏになっておυ、
シフトレジスターへの入力Ｄｏ、Ｄ１．Ｄ２が後１フレ
ームで前１フレームと反転したデータになっていること
がらＷによってラッチに書き込まれ、並列に出力される
ディジタル／アナログ変換器へのディジタル入力Ｄｅ（
Ｊ）、 Ｄｔ（Ｊ）。
ータを全画素に入れる１クレームと、行電極により選択
され次面素電極の電位を基準として前１フレームのデー
タと対称に反転する表示データを全画素に入れる１７レ
ームの計２７レームから構成されている。ソース信号ｖ
１従って行電極により選択された画素置きの電位は前１
フレームＶＳＳ−後１フレームＶ）（Ｏになっておυ、
シフトレジスターへの入力Ｄｏ、Ｄ１．Ｄ２が後１フレ
ームで前１フレームと反転したデータになっていること
がらＷによってラッチに書き込まれ、並列に出力される
ディジタル／アナログ変換器へのディジタル入力Ｄｅ（
Ｊ）、 Ｄｔ（Ｊ）。
Ｄ２（Ｊ）は後１フレームで前１フレームの値と相補的
に反転した値になっており、デコーダーがこの相補的な
入力に対して、ｄ、（Ｊ）→ａ９−ｋ（ｇ（ｋ＝１〜８
）となるようにスイッチの選択を変え、分圧回路がｖｋ
−ＶＳＢ ＝■ＲＶ９−ｋにｖ１〜ｖ８ の電位を定
めていることから、ディジタル／アナログ変換器の出力
電圧は行電イクにより選択された画素電極の電位に対し
て、１フレーム毎の所定の周期で反転し、液晶の交＃Ｌ
駆動を行なっている。液晶にかかる前１フレームの電１
圧ｔｖ又 とすると、後、フレームは−ｖＸ と
なり、（３２）Ｈ液晶の点灯、非点灯を定める電圧ｔ−
ｖＲＶＢＢ 間で前述の如く特性に合わせ、階調表示
がなされるように抵抗で分圧し、１行Ｊ列の画素の液晶
にかかる電圧Ｄ （Ｊ） −Ｄ （１ｆｆ）に示す如く
デユーティ１００チの駆動をしている、。
に反転した値になっており、デコーダーがこの相補的な
入力に対して、ｄ、（Ｊ）→ａ９−ｋ（ｇ（ｋ＝１〜８
）となるようにスイッチの選択を変え、分圧回路がｖｋ
−ＶＳＢ ＝■ＲＶ９−ｋにｖ１〜ｖ８ の電位を定
めていることから、ディジタル／アナログ変換器の出力
電圧は行電イクにより選択された画素電極の電位に対し
て、１フレーム毎の所定の周期で反転し、液晶の交＃Ｌ
駆動を行なっている。液晶にかかる前１フレームの電１
圧ｔｖ又 とすると、後、フレームは−ｖＸ と
なり、（３２）Ｈ液晶の点灯、非点灯を定める電圧ｔ−
ｖＲＶＢＢ 間で前述の如く特性に合わせ、階調表示
がなされるように抵抗で分圧し、１行Ｊ列の画素の液晶
にかかる電圧Ｄ （Ｊ） −Ｄ （１ｆｆ）に示す如く
デユーティ１００チの駆動をしている、。
第１０図は第９図に示したタイミングチャートを変形し
た本発明の第２の実施例のタイミングチャートである。
た本発明の第２の実施例のタイミングチャートである。
ソース信号Ｖａ従って行電極により選択された画素電極
の電位はＹｅＢかＶＲＯであり、列電極の信号Ｄ （Ｊ
）ＦｉＶＥ＋８− ”Ｒｏにあることから、行電極によ
り選択された画素電極の電位が”８Ｂの時からの１７レ
一ム間は、非選択の期間を通じて画素電極の電位Ｄ（工
Ｊ）（工＝１〜Ｍ、、Ｔ＝１〜Ｎ）は２ ｖＢＢ ”
ＲＯ〜”ＲＯにあり、ｖＲＯの時からの１フレ一ム間の
Ｄ（工Ｊ） ｉ’ｔｖＥ３ｓ〜２’ＶＲＯＶａ８
Ｋある。第９図では画素毎のトランジスターを制御する
ゲート信号を１画素を選択しトランジスターをオンさせ
るのにｖ３（＞ＶＲｏ）、画素を非選択にしト １
ランシスターをオフさせるのにＴＩＥ （≦２ ｖｓｓ
−ｖＲＯ）と変化させているが、第１０図では、Ｄ（工
Ｊ）の電位に注目し、行電極によ＃）選択された画素電
極の電位が”８Ｂの時からの１フレームは、トランジス
ターをオンさせるのにｖＧ＋ＶＢＢ−ｖＲｏ （＞ＶＳ
Ｂ ）、トランジスターをオフさせるのにｖｐｇ （≦
２ｖＯ８−ＶＨｏ）とし、ｖＲＯの時からの１フレーム
は、トランジスターをオンさせるのにＶａ （＞ＶＲ
ｏ ）、）ランシスターをオフさせるのにｖＥＥ ＋
ＶＲＯｖｓｓ （≦７８８ ）とし、フレーム毎のゲー
ト信号のパルスの高さｅＶｏ＋ｖｓｓ−Ｖｎｏ ”Ｉ
ＦＸｗＣ＜”Ｉａ Ｖｙ、Ｅ）に縮め、Ｇ（１）〜Ｇ
（Ｍ）の各ゲート信号を出している。
の電位はＹｅＢかＶＲＯであり、列電極の信号Ｄ （Ｊ
）ＦｉＶＥ＋８− ”Ｒｏにあることから、行電極によ
り選択された画素電極の電位が”８Ｂの時からの１７レ
一ム間は、非選択の期間を通じて画素電極の電位Ｄ（工
Ｊ）（工＝１〜Ｍ、、Ｔ＝１〜Ｎ）は２ ｖＢＢ ”
ＲＯ〜”ＲＯにあり、ｖＲＯの時からの１フレ一ム間の
Ｄ（工Ｊ） ｉ’ｔｖＥ３ｓ〜２’ＶＲＯＶａ８
Ｋある。第９図では画素毎のトランジスターを制御する
ゲート信号を１画素を選択しトランジスターをオンさせ
るのにｖ３（＞ＶＲｏ）、画素を非選択にしト １
ランシスターをオフさせるのにＴＩＥ （≦２ ｖｓｓ
−ｖＲＯ）と変化させているが、第１０図では、Ｄ（工
Ｊ）の電位に注目し、行電極によ＃）選択された画素電
極の電位が”８Ｂの時からの１フレームは、トランジス
ターをオンさせるのにｖＧ＋ＶＢＢ−ｖＲｏ （＞ＶＳ
Ｂ ）、トランジスターをオフさせるのにｖｐｇ （≦
２ｖＯ８−ＶＨｏ）とし、ｖＲＯの時からの１フレーム
は、トランジスターをオンさせるのにＶａ （＞ＶＲ
ｏ ）、）ランシスターをオフさせるのにｖＥＥ ＋
ＶＲＯｖｓｓ （≦７８８ ）とし、フレーム毎のゲー
ト信号のパルスの高さｅＶｏ＋ｖｓｓ−Ｖｎｏ ”Ｉ
ＦＸｗＣ＜”Ｉａ Ｖｙ、Ｅ）に縮め、Ｇ（１）〜Ｇ
（Ｍ）の各ゲート信号を出している。
第５図、第８図ではディジタル／アナログ変換器を構成
する分圧回路Ｆｉ１個で、デコーダー、スイッチを表示
体の列電極毎に形成しているが、複数のデコーダー、ス
イッチ毎に分圧回路を持たせ、ディジタル／アナログ変
換しても良い。
する分圧回路Ｆｉ１個で、デコーダー、スイッチを表示
体の列電極毎に形成しているが、複数のデコーダー、ス
イッチ毎に分圧回路を持たせ、ディジタル／アナログ変
換しても良い。
また第１図、第５図の構成で共通電極・電位と呼称した
所は、＠８図に示した構成の列電極に直交する行電極罠
より選択される画素電極・電位とすることで本発明の趣
旨ｔ−同様に果すことができる。第８図の構成・の列電
極に直交する行電極により選択される画素電極・電位を
第１図、第５図に示した構成の共通電極・電位とするこ
とも同様である。従って以後の実施例についてはこの点
は考慮されているものとして、複数の列電極を形成し九
基板と、共通電極を形成した対向基板間に挟持される液
晶による表示体を用いた画像表示装置について記載し、
複数の列電極を形成した基板と、列電極に直交する行電
極により選択される複数の画素電極を形成した対向基板
間に挟持される液晶による表示体を用いた画像表示装置
をも包含するものとする。
所は、＠８図に示した構成の列電極に直交する行電極罠
より選択される画素電極・電位とすることで本発明の趣
旨ｔ−同様に果すことができる。第８図の構成・の列電
極に直交する行電極により選択される画素電極・電位を
第１図、第５図に示した構成の共通電極・電位とするこ
とも同様である。従って以後の実施例についてはこの点
は考慮されているものとして、複数の列電極を形成し九
基板と、共通電極を形成した対向基板間に挟持される液
晶による表示体を用いた画像表示装置について記載し、
複数の列電極を形成した基板と、列電極に直交する行電
極により選択される複数の画素電極を形成した対向基板
間に挟持される液晶による表示体を用いた画像表示装置
をも包含するものとする。
第１１図は第５図（１６） （１７’） （１８）、第
８図（３１）（３２） （３３） に代替されるディ
ジタル／アナログ変換器を示し、第１２図は第１１図回
路に使用される演算増幅器を示している。第５図、第８
図のディジタル／アナログ変換器が電圧選択方式であっ
たのに対して、第１１図は電流選択方式となっている。
８図（３１）（３２） （３３） に代替されるディ
ジタル／アナログ変換器を示し、第１２図は第１１図回
路に使用される演算増幅器を示している。第５図、第８
図のディジタル／アナログ変換器が電圧選択方式であっ
たのに対して、第１１図は電流選択方式となっている。
いずれも相補接続絶縁ゲ−ト型電界効果トランジスター
の集積回路で溝底される。（３６）は演算増幅器であり
、基準電圧ｖＲ−ｖｃｃ を反転入力とし、出力で電
流源トランジスター（３８）、 （４１）、 （４
！ｌ）、 （４５）。
の集積回路で溝底される。（３６）は演算増幅器であり
、基準電圧ｖＲ−ｖｃｃ を反転入力とし、出力で電
流源トランジスター（３８）、 （４１）、 （４
！ｌ）、 （４５）。
（４７）を制御し、ｒの抵抗（３９）の電極間電圧を非
反転入力としている。（３７）、 （４０）、 （
４２）。
反転入力としている。（３７）、 （４０）、 （
４２）。
（４４）、 （４６）は（３８）、 （４１）、
（４３）、 （４５）。
（４３）、 （４５）。
（４７） の電流経路金オン・オフするスイッチトラ
ンジスターであり、電流源トランジスターよりオン抵抗
が充分低く、（３８）／ （４１＋２１．）（Ｌ＝０〜
３）のチャンネル幅／チャンネル長比と（３７） ／
（４０＋ ２Ｌ ） とが実質的にほぼ等しくなるよ
うにしている。ゲート′Ｉ圧が７８Ｂとなっている（３
７）は常時オンであり、（３８）により（３９）に流れ
る電流は抵抗の電極間電圧がＶＲＶＣＣとなるように（
３６）で定めら几る。集積回路内で電流源トランジスタ
ーは近接して配置！□ され、チャンネル幅／チャ
ンネル長を規格化した性能が同等であり、演算増幅器出
力■ｏ を共通にゲート入力としていることから、市
１流源トランジスターのチャンネル幅／チャンネル長を
（３８°）β、 （４１）β、、、 （４３）β。
ンジスターであり、電流源トランジスターよりオン抵抗
が充分低く、（３８）／ （４１＋２１．）（Ｌ＝０〜
３）のチャンネル幅／チャンネル長比と（３７） ／
（４０＋ ２Ｌ ） とが実質的にほぼ等しくなるよ
うにしている。ゲート′Ｉ圧が７８Ｂとなっている（３
７）は常時オンであり、（３８）により（３９）に流れ
る電流は抵抗の電極間電圧がＶＲＶＣＣとなるように（
３６）で定めら几る。集積回路内で電流源トランジスタ
ーは近接して配置！□ され、チャンネル幅／チャ
ンネル長を規格化した性能が同等であり、演算増幅器出
力■ｏ を共通にゲート入力としていることから、市
１流源トランジスターのチャンネル幅／チャンネル長を
（３８°）β、 （４１）β、、、 （４３）β。
、 （４５）β１ 、 （４７）β、とし、（４８）
の抵抗ＩＲとすれば出力はＤ（Ｊ） ＝ （ＶＲ−Ｖｑ
ｃ）Ｒ（Ｐβｐ＋Ｄｏ（Ｊ）βＧ＋Ｄ１（Ｊ ）βｔ＋
Ｄ２（Ｊ）βり／ｒβ＋Ｖａｃ 、 （Ｐ、 Ｄｏ（
Ｊ）。
の抵抗ＩＲとすれば出力はＤ（Ｊ） ＝ （ＶＲ−Ｖｑ
ｃ）Ｒ（Ｐβｐ＋Ｄｏ（Ｊ）βＧ＋Ｄ１（Ｊ ）βｔ＋
Ｄ２（Ｊ）βり／ｒβ＋Ｖａｃ 、 （Ｐ、 Ｄｏ（
Ｊ）。
ＤＩ （Ｊ）、 Ｄｌ（Ｊ）は”ＤＤの時０．ｖｓｓの
時１）となシ、ｒ、Ｒ，βＰ、β０．β１．β鵞 を適
切な値に定めることで、Ｐ 、 Ｄ６（Ｊ） 、
Ｄｘ（Ｊ〕、 Ｄｌ（Ｊ）のディジタル入力をディジ
タル／アナログ変換し念出力が得られる。例えばｒ ＝
Ｒ、β２＝２β１＝４β。、β＝β。＋βｉ＋β２と
すれば”８Ｂ −ＶＤＬＩのディジタル入力でｖｃｃ〜
（ＶＲ７Ｖｃｃ） （１＋β〆／β）＋ｖｃｃのアナロ
グ電圧が、（ｖＲ−ＶＯＯ） ／ ７の単位電圧の３ビ
ツトの重み付けで出力される。（３６）は、簡単には、
バイアス段と差動増幅段を有する演算増幅器を用いるこ
とができ、第１２図に例示される回路は近接し、形状の
全く同等なＰチャンネルトランジスター（５４”） 、
（５５）ｔ”能動負荷とし、近接し、形状の全く同
等なＮチャンネルトランジスター（５２）。
時１）となシ、ｒ、Ｒ，βＰ、β０．β１．β鵞 を適
切な値に定めることで、Ｐ 、 Ｄ６（Ｊ） 、
Ｄｘ（Ｊ〕、 Ｄｌ（Ｊ）のディジタル入力をディジ
タル／アナログ変換し念出力が得られる。例えばｒ ＝
Ｒ、β２＝２β１＝４β。、β＝β。＋βｉ＋β２と
すれば”８Ｂ −ＶＤＬＩのディジタル入力でｖｃｃ〜
（ＶＲ７Ｖｃｃ） （１＋β〆／β）＋ｖｃｃのアナロ
グ電圧が、（ｖＲ−ＶＯＯ） ／ ７の単位電圧の３ビ
ツトの重み付けで出力される。（３６）は、簡単には、
バイアス段と差動増幅段を有する演算増幅器を用いるこ
とができ、第１２図に例示される回路は近接し、形状の
全く同等なＰチャンネルトランジスター（５４”） 、
（５５）ｔ”能動負荷とし、近接し、形状の全く同
等なＮチャンネルトランジスター（５２）。
（５３）のゲートに差動入力ｖ＋、ｖ−２接続し、ソー
ス’５−Ｎチャンネルトランジスター（５１）の定電流
源に接続した差動増幅段と、ゲート・ドレイン及び（５
１）のゲー）ｔ−接続したＮチャンネルトランジスター
（５０） Ｋ、、負荷抵抗となるＰチャンネルトランジ
スター（４９） ｔ−接続した２４イ！３段か、ヶ、演
算増幅器アあ、。ディジタル／アナログ変換器は液晶表
示体の列電極毎に形成されるが、（３６） Ｆｉ先述の
分圧回路の様に複数列のディジタル／アナログ変換器で
共有することができ、Ｄ Ｃ，０を定める抵抗（４８）
は複数列について、（３９）と近接するように集積回路
上に配置される。（ＶＲ−ＶＣ（ｊ）β〆／βは４つ５
図、第８図のＶ １− ＶＣ、ｖｔ−ｖｓｓ ’ 靭−
■８に相当する予め定められた電圧を設定するのに用い
、Ｐで（４０）’にスイッチし、（４１）ｔ−制御する
ことで達せられる。
ス’５−Ｎチャンネルトランジスター（５１）の定電流
源に接続した差動増幅段と、ゲート・ドレイン及び（５
１）のゲー）ｔ−接続したＮチャンネルトランジスター
（５０） Ｋ、、負荷抵抗となるＰチャンネルトランジ
スター（４９） ｔ−接続した２４イ！３段か、ヶ、演
算増幅器アあ、。ディジタル／アナログ変換器は液晶表
示体の列電極毎に形成されるが、（３６） Ｆｉ先述の
分圧回路の様に複数列のディジタル／アナログ変換器で
共有することができ、Ｄ Ｃ，０を定める抵抗（４８）
は複数列について、（３９）と近接するように集積回路
上に配置される。（ＶＲ−ＶＣ（ｊ）β〆／βは４つ５
図、第８図のＶ １− ＶＣ、ｖｔ−ｖｓｓ ’ 靭−
■８に相当する予め定められた電圧を設定するのに用い
、Ｐで（４０）’にスイッチし、（４１）ｔ−制御する
ことで達せられる。
第１３図は第４図に示した画素から成る液晶表示体の各
列毎に第１１図に示したディジタル／アナログ変換器を
有する画像表示装置の構成図であり、本発明の第３の実
施例を示し、第１４図はそのタイミングチャートである
。（５６）（５７） （５９） （６０） はそれぞ
ｎ第５図（１４） （１５）（１９）（２０）に対応し
ている。（５６）でデータ”Ｏ＋ Ｄｌ ｗ Ｄｌをク
ロックＯＬにより直列に転送し、Ｄ”、（１） 、
β８（１）、 Ｄ’５（１）〜Ｄ：（Ｎ）＠ Ｄ７
（Ｎ）ＩｎＩ３（Ｎ）にあたる一群のデータ転送を終了
後、冨 （５９）の−行のゲート信号がｖＧとなり同一行の（６
０）の画素群のトランジスタ゛−をオンさせる。（５６
）の各ビットの出力はライトイネーブル信号Ｗにより（
５７）に書き込まれ、その出力Ｄｏ（，７）、 Ｄｔ
（Ｊ）、 Ｄ（、Ｔ） （Ｊ＝１〜Ｎ ）を（５８
）で第１１図の様に列毎にディジタル／アナログ変換し
たデータＤ （Ｊ）は列電極を通して画素電極に蓄えら
れ石。この行のゲート信号がＶＱ になっている間に次
行のデータが（Ｌ６３ ｔ−転送さ “れ、ゲート信号
がｖＥＩ！！となりその行の画素群のが出て（５６）の
出力ｔ−（５７）に書き込み（５８）により変換された
データが画素に伝えられる。
列毎に第１１図に示したディジタル／アナログ変換器を
有する画像表示装置の構成図であり、本発明の第３の実
施例を示し、第１４図はそのタイミングチャートである
。（５６）（５７） （５９） （６０） はそれぞ
ｎ第５図（１４） （１５）（１９）（２０）に対応し
ている。（５６）でデータ”Ｏ＋ Ｄｌ ｗ Ｄｌをク
ロックＯＬにより直列に転送し、Ｄ”、（１） 、
β８（１）、 Ｄ’５（１）〜Ｄ：（Ｎ）＠ Ｄ７
（Ｎ）ＩｎＩ３（Ｎ）にあたる一群のデータ転送を終了
後、冨 （５９）の−行のゲート信号がｖＧとなり同一行の（６
０）の画素群のトランジスタ゛−をオンさせる。（５６
）の各ビットの出力はライトイネーブル信号Ｗにより（
５７）に書き込まれ、その出力Ｄｏ（，７）、 Ｄｔ
（Ｊ）、 Ｄ（、Ｔ） （Ｊ＝１〜Ｎ ）を（５８
）で第１１図の様に列毎にディジタル／アナログ変換し
たデータＤ （Ｊ）は列電極を通して画素電極に蓄えら
れ石。この行のゲート信号がＶＱ になっている間に次
行のデータが（Ｌ６３ ｔ−転送さ “れ、ゲート信号
がｖＥＩ！！となりその行の画素群のが出て（５６）の
出力ｔ−（５７）に書き込み（５８）により変換された
データが画素に伝えられる。
この実施例の画素へのデータサイクルは、様々な表示デ
ータを全画素に入れる１フレームと共通電極電位ｖｃｆ
ｔ基準として前記データと対称に反転する表示データを
全画素に入れる１フレームの計２フレームから給酸され
、所定の周波数例えば３０ Ｈｚ で駆動されている
。共通電極電位ＶＣはこのサイクルに合わせて前１フレ
ームｖａｃ−後１フレームｖＲｏ Ｋなっており、シフ
トレジスターへの入力Ｄ・ｅ Ｄｌ ＋ Ｄ鵞が後１フ
レームで前１フレームと反転したデータになっているこ
とから、Ｗによってラッチに書き込まれ、並列に出力さ
れるディジタル／アナログ変換器べのディジタル入力Ｄ
ｏ、（Ｊ）、 Ｄｌ（−ｒ）、 Ｄｌ（Ｊ）は後１
フレームで前１７レームの値と相補的に反転した値にな
っており、予め定められた電圧を設定するスイッチ人力
Ｐも前１フレームＶＳＢでｊ□ 電圧設定、後１フ
レームＶＤＤで電圧非設定となっていることから、基準
電圧入力がＶＲＯＶＯＯで一定なディジタル／アナログ
変換器の出力は共通電極の電位に対して１フレーム毎の
所定の周期で反転し、液晶の交流駆動がなされている。
ータを全画素に入れる１フレームと共通電極電位ｖｃｆ
ｔ基準として前記データと対称に反転する表示データを
全画素に入れる１フレームの計２フレームから給酸され
、所定の周波数例えば３０ Ｈｚ で駆動されている
。共通電極電位ＶＣはこのサイクルに合わせて前１フレ
ームｖａｃ−後１フレームｖＲｏ Ｋなっており、シフ
トレジスターへの入力Ｄ・ｅ Ｄｌ ＋ Ｄ鵞が後１フ
レームで前１フレームと反転したデータになっているこ
とから、Ｗによってラッチに書き込まれ、並列に出力さ
れるディジタル／アナログ変換器べのディジタル入力Ｄ
ｏ、（Ｊ）、 Ｄｌ（−ｒ）、 Ｄｌ（Ｊ）は後１
フレームで前１７レームの値と相補的に反転した値にな
っており、予め定められた電圧を設定するスイッチ人力
Ｐも前１フレームＶＳＢでｊ□ 電圧設定、後１フ
レームＶＤＤで電圧非設定となっていることから、基準
電圧入力がＶＲＯＶＯＯで一定なディジタル／アナログ
変換器の出力は共通電極の電位に対して１フレーム毎の
所定の周期で反転し、液晶の交流駆動がなされている。
第１１図に示すディジタル／アナログ変換器の条
Ｑ 電流源トランジスターのチャネル幅／チャネル長は適切
な値に定められ（第１４図ではβ＝βＰ＋β０＋β１＋
β２でも、βｏくβｌくβ、を定めている）、階調表示
する液晶の光学特性に合わせて、ディジタル入力に対す
るアナログ出力が出嘔れるようにしている。従って１行
Ｊ列の画素電極の電位Ｄ（ＩＪ）はｖｃとともに１フレ
ーム毎に反転し、Ｄ（ＩＪ）ＶＣはデユーティ１００％
の交流波形となっている。
Ｑ 電流源トランジスターのチャネル幅／チャネル長は適切
な値に定められ（第１４図ではβ＝βＰ＋β０＋β１＋
β２でも、βｏくβｌくβ、を定めている）、階調表示
する液晶の光学特性に合わせて、ディジタル入力に対す
るアナログ出力が出嘔れるようにしている。従って１行
Ｊ列の画素電極の電位Ｄ（ＩＪ）はｖｃとともに１フレ
ーム毎に反転し、Ｄ（ＩＪ）ＶＣはデユーティ１００％
の交流波形となっている。
第１５図は第１４図に示したタイミングチャートを変形
した本発明の第３の実施例のタイミングチャートである
。共通電極電位ＶＣがＶＣＣの時には、画素電極の電位
は２ ”ｃＯ−ＶＲＯ〜ｖＲＯＫあシ、ＴＯがＶＲＯの
時にはｖｃｃ〜２ｖＲ０ＶＣＯにある。第１４図では画
素毎のトランジ １スターを制御するゲート信号を、
画素を選択しトランジスターをオンさせるのにＶＱ （
＞ ｖＲＯ）、画素を非選択にしトランジスターをオフ
させるのにＶＥＫ （≦２ｖｏｏ−ｖＲｏ）と変化させ
ているが、第１５図では共通電極電位ｖｃがＶＣＣの時
には、トランジスターをオンさせるのにＶＱ −）−ｖ
ｃｃ ＶＲＯ（＞ ’ＶＲＯ３、トランジスターをオ
フさせるのにｖＫ［（≦２ ｖＣｏ ”！（Ｏ）とし
、ｖ。
した本発明の第３の実施例のタイミングチャートである
。共通電極電位ＶＣがＶＣＣの時には、画素電極の電位
は２ ”ｃＯ−ＶＲＯ〜ｖＲＯＫあシ、ＴＯがＶＲＯの
時にはｖｃｃ〜２ｖＲ０ＶＣＯにある。第１４図では画
素毎のトランジ １スターを制御するゲート信号を、
画素を選択しトランジスターをオンさせるのにＶＱ （
＞ ｖＲＯ）、画素を非選択にしトランジスターをオフ
させるのにＶＥＫ （≦２ｖｏｏ−ｖＲｏ）と変化させ
ているが、第１５図では共通電極電位ｖｃがＶＣＣの時
には、トランジスターをオンさせるのにＶＱ −）−ｖ
ｃｃ ＶＲＯ（＞ ’ＶＲＯ３、トランジスターをオ
フさせるのにｖＫ［（≦２ ｖＣｏ ”！（Ｏ）とし
、ｖ。
がＶＲＯＯ時にはトランジスターをオン芒せるのにｖＧ
、１−ランシスターをオフさせるのにｖＥＥ＋ｖＲｏ−
ｖｃｃ（≦ｖｃｏ）とし、ゲート信号のパルスの高さｋ
ＶＧ ＋ Ｖｃｃ −ｖＲＯ−ｖＥＢ （＜ ■Ｇ−
ｖＥＥ ）に縮め、Ｇ（１）〜Ｇ（Ｍ）の各ゲート信号
を出している。
、１−ランシスターをオフさせるのにｖＥＥ＋ｖＲｏ−
ｖｃｃ（≦ｖｃｏ）とし、ゲート信号のパルスの高さｋ
ＶＧ ＋ Ｖｃｃ −ｖＲＯ−ｖＥＢ （＜ ■Ｇ−
ｖＥＥ ）に縮め、Ｇ（１）〜Ｇ（Ｍ）の各ゲート信号
を出している。
第１６図は第１３図に示した画像表示装置と同様な＋１
４成の本発明の第４の実施例の画像表示装置の動作を示
すタイミングチャートである。
４成の本発明の第４の実施例の画像表示装置の動作を示
すタイミングチャートである。
第１６図は第１４図に対して、シフトレジスターに入力
さす１．るクロックＯＬ、データＤｏ、ＤＩ。
さす１．るクロックＯＬ、データＤｏ、ＤＩ。
Ｄｌ、ラッチへのデータ書き込みをイネーブルにする信
号Ｗ、ディジタル／アナログ変換器に予め定められた出
力電圧？設定するスイッチ入力ＰＩ／′ｉ同様な信号と
なっているが、ディジタル／アナログ変換器の電源ＶＣ
Ｃ及び基準電圧入力ＶＲが１フレーム毎に変化し、共通
電極電位ＶＱは一定になっている。第１１図に示すディ
ジタル／アナログ変換器は、基準電圧入力ＶＲ、出力Ｄ
（Ｊ）ともに電源電位ｖｃｏに対して定められるよう
になっておシ、■Ｒ−ｖｃｃ を一定にしたままの変
化では、Ｄ （Ｊ）Ｔｏｏは一定に定められる。第１６
図においてＰがＶ８Ｂとなっている前１フレームでは、
Ｖ’ＨがＶＲＯ−ｖｃｃが＜ ｖＲｏ 十ＶＣ□ ）／
２となっており、後１フレームでは、シフトレジスタ
ーへの入力ＤＯ＋ ”１ ＋ Ｄｌが前と反転し念デー
タになっていることから、Ｗによってラッチに書き込ま
れ並列に出力されるディジタル／アナログ変換器へのデ
ィジタル入力ＤｏＧＴ）。
号Ｗ、ディジタル／アナログ変換器に予め定められた出
力電圧？設定するスイッチ入力ＰＩ／′ｉ同様な信号と
なっているが、ディジタル／アナログ変換器の電源ＶＣ
Ｃ及び基準電圧入力ＶＲが１フレーム毎に変化し、共通
電極電位ＶＱは一定になっている。第１１図に示すディ
ジタル／アナログ変換器は、基準電圧入力ＶＲ、出力Ｄ
（Ｊ）ともに電源電位ｖｃｏに対して定められるよう
になっておシ、■Ｒ−ｖｃｃ を一定にしたままの変
化では、Ｄ （Ｊ）Ｔｏｏは一定に定められる。第１６
図においてＰがＶ８Ｂとなっている前１フレームでは、
Ｖ’ＨがＶＲＯ−ｖｃｃが＜ ｖＲｏ 十ＶＣ□ ）／
２となっており、後１フレームでは、シフトレジスタ
ーへの入力ＤＯ＋ ”１ ＋ Ｄｌが前と反転し念デー
タになっていることから、Ｗによってラッチに書き込ま
れ並列に出力されるディジタル／アナログ変換器へのデ
ィジタル入力ＤｏＧＴ）。
Ｄｔ（、Ｔ’） 、 Ｄ鵞（Ｊ］は後１フレームで前１
フレームの値と相補的に反転した値になり、Ｐが”ＤＤ
。
フレームの値と相補的に反転した値になり、Ｐが”ＤＤ
。
ＶＲが（ｖＲＯ＋Ｖｃｍ ） ／ ２ 、 ｖｃｃがｖ
ｃｏ であることと、共通電極電位ＶＱがフレームに
依らず（ＶＲＯ＋ ＶＯＯ） ／ ２の一定であること
、ゲイジタル／アナログ変換器のチ駁ネル幅／チ騎ネル
長がβ＝βＰ＋β。＋β１＋β鵞 となるように選ばれ
ていることから、画素に入る電位は前１フレームで（ｖ
Ｆｌｏ’＋ｖｃｏ ）／２〜ＶＲＯ１後１７レームでＶ
。を基準として前と対称に反転する（ ＶＲｏ＋ ｖｃ
ｏ ） ／ ２〜ｖｃｏとなり、１フレーム毎の所定の
周期で反転する液晶の交流駆動がなされている。従って
１行Ｊ列の画素電極の電位Ｄ（ＩＪ）ｉＶｃに対して１
フレーム毎に反転し、Ｄ（ｉｆｆ） ＶＣはデユーテ
ィ１００％の交流波形を示している。
ｃｏ であることと、共通電極電位ＶＱがフレームに
依らず（ＶＲＯ＋ ＶＯＯ） ／ ２の一定であること
、ゲイジタル／アナログ変換器のチ駁ネル幅／チ騎ネル
長がβ＝βＰ＋β。＋β１＋β鵞 となるように選ばれ
ていることから、画素に入る電位は前１フレームで（ｖ
Ｆｌｏ’＋ｖｃｏ ）／２〜ＶＲＯ１後１７レームでＶ
。を基準として前と対称に反転する（ ＶＲｏ＋ ｖｃ
ｏ ） ／ ２〜ｖｃｏとなり、１フレーム毎の所定の
周期で反転する液晶の交流駆動がなされている。従って
１行Ｊ列の画素電極の電位Ｄ（ＩＪ）ｉＶｃに対して１
フレーム毎に反転し、Ｄ（ｉｆｆ） ＶＣはデユーテ
ィ１００％の交流波形を示している。
以上説明した本発明及び第１〜第４の実施例の画像表示
装置でカラー表示するためには、透明な共通電極または
列電極を形成し念基板上に電極に近接してＲ（赤）、Ｇ
（緑）、Ｂ（青）の３原色カラーフィルターを、対向基
板の画素電極に対応して配置し、行電極により選択され
る画素層ｆｉ！に対応するカラーフィルターの並びに応
じて、１１Ｆ１次クロックＣＩ、に同期したカラーデー
タＤｏ、ＤＩ、Ｄ鵞をシフトレジスターに転送し、ラッ
チ後ディジタル／アナログ変換した出力を選択された行
の画素電極に入れることで達成される。即ち液晶表示体
のカラーフィルター後方に光源を配置し、液晶にかかる
電圧で画素毎の液晶配列を制御し、カラーフィルター、
液晶を通して透過する光ｉｔ−変化格せることでカラー
画像表示がなされる。
装置でカラー表示するためには、透明な共通電極または
列電極を形成し念基板上に電極に近接してＲ（赤）、Ｇ
（緑）、Ｂ（青）の３原色カラーフィルターを、対向基
板の画素電極に対応して配置し、行電極により選択され
る画素層ｆｉ！に対応するカラーフィルターの並びに応
じて、１１Ｆ１次クロックＣＩ、に同期したカラーデー
タＤｏ、ＤＩ、Ｄ鵞をシフトレジスターに転送し、ラッ
チ後ディジタル／アナログ変換した出力を選択された行
の画素電極に入れることで達成される。即ち液晶表示体
のカラーフィルター後方に光源を配置し、液晶にかかる
電圧で画素毎の液晶配列を制御し、カラーフィルター、
液晶を通して透過する光ｉｔ−変化格せることでカラー
画像表示がなされる。
〔発明の効果］
このように本発明の画像表示装置は、液晶表示体の列電
極毎にディジタル／アナログ変換器を配置し六構成とし
たことで、液晶にかかる電圧を画素毎に変えて階調表示
をすることができ、液晶表示体の画素電極に線順次動作
でデータを入れるようにしたことで、画像データをラッ
チしディジタル／アナログ変換して画素電極に入れる期
間Ｆ！、７レーム周期／周期７打素と２．Ｄ、データの
設定時間に余裕を持たせられることから、画素の行数、
列数を増加させ大表示容量、大面積の表示を実現できる
優れた特徴を有するものである。
極毎にディジタル／アナログ変換器を配置し六構成とし
たことで、液晶にかかる電圧を画素毎に変えて階調表示
をすることができ、液晶表示体の画素電極に線順次動作
でデータを入れるようにしたことで、画像データをラッ
チしディジタル／アナログ変換して画素電極に入れる期
間Ｆ！、７レーム周期／周期７打素と２．Ｄ、データの
設定時間に余裕を持たせられることから、画素の行数、
列数を増加させ大表示容量、大面積の表示を実現できる
優れた特徴を有するものである。
第１図は、本発明の画像表示装置の構成図である。
第２図は、従来の画像表示装置の構成図である。
第３図は、第１図の画像表示装置の動作を示すタイミン
グチャートである。 第４図は、−画素毎に形成されたトランジスターによっ
て駆動される画像表示装置の画素の構成図でああ。 第５図は、第４図の画素を有する本発明の第１の実施例
の画像表示装置の構成図でめろ。 第６図は、第５図の画像表示装置の動作を示すタイミン
グチャートである。 第７因は、−１ｉｔＩｉ素毎に形成さｒしたトランジス
ターによって駆動される画像表示装置の画素の構成図で
ある。 第８図は、第７図の画素を有する本発明の第２の実施例
の画像表示装置の構成図である。 第９図は、第８図の画像表示装置の動作を示すタイミン
グチャートである。 第１０図は、第９図を同様に第８図の画像表示装置の動
作を示すタイミングチャートである。 第１１図は、本発明の画像表示装置に使用されるディジ
タル／アナログ変換器である。 第１２図は第１１図のディジタル／アナログ変換器に使
用される演算増幅器である。 第１３図は、第４図の画素と第１１図のディジタル／ア
ナログ変換器を有する本発明の第３の実施例の画像表示
装置の構成図である。 第１４図は、第１３図の画像表示装置の動作を示すタイ
ミングチャートである。 第１５図は、第１４図と同様に第１３図の画像表示装置
の動作を示すタイミングチャートである。 第１６図は、第１３図の画像表示装置と同様な構成の本
発明の第４の実施例の画像表示装置の動作？示すタイミ
ングチャートでおる。 １：シフトレジスター ２：ラツチ ３：デイジタル／アナログ変換器 ４：液晶表示体 Ｄ（１）〜Ｄ （Ｎ３ ： （！Ｓ）と（４）との接続
端子を示す列電極 Ｗ ： （２）のライトイネーブル信号Ｖ、：（Ｆ）の
基準電圧入力 ＶＱ ： （４）の共通電極端子・電位ＶＤＤ、 Ｖ
ｓｓ ： （１）と（２）の電源端子・電位ＶＤＤ、
ｃｃ ： （３）の電源端子・電位第 １ 日 華 ２ 図 事 ９ 日 ＄ １０ 因 ｃＣ 琴 １２ 団
グチャートである。 第４図は、−画素毎に形成されたトランジスターによっ
て駆動される画像表示装置の画素の構成図でああ。 第５図は、第４図の画素を有する本発明の第１の実施例
の画像表示装置の構成図でめろ。 第６図は、第５図の画像表示装置の動作を示すタイミン
グチャートである。 第７因は、−１ｉｔＩｉ素毎に形成さｒしたトランジス
ターによって駆動される画像表示装置の画素の構成図で
ある。 第８図は、第７図の画素を有する本発明の第２の実施例
の画像表示装置の構成図である。 第９図は、第８図の画像表示装置の動作を示すタイミン
グチャートである。 第１０図は、第９図を同様に第８図の画像表示装置の動
作を示すタイミングチャートである。 第１１図は、本発明の画像表示装置に使用されるディジ
タル／アナログ変換器である。 第１２図は第１１図のディジタル／アナログ変換器に使
用される演算増幅器である。 第１３図は、第４図の画素と第１１図のディジタル／ア
ナログ変換器を有する本発明の第３の実施例の画像表示
装置の構成図である。 第１４図は、第１３図の画像表示装置の動作を示すタイ
ミングチャートである。 第１５図は、第１４図と同様に第１３図の画像表示装置
の動作を示すタイミングチャートである。 第１６図は、第１３図の画像表示装置と同様な構成の本
発明の第４の実施例の画像表示装置の動作？示すタイミ
ングチャートでおる。 １：シフトレジスター ２：ラツチ ３：デイジタル／アナログ変換器 ４：液晶表示体 Ｄ（１）〜Ｄ （Ｎ３ ： （！Ｓ）と（４）との接続
端子を示す列電極 Ｗ ： （２）のライトイネーブル信号Ｖ、：（Ｆ）の
基準電圧入力 ＶＱ ： （４）の共通電極端子・電位ＶＤＤ、 Ｖ
ｓｓ ： （１）と（２）の電源端子・電位ＶＤＤ、
ｃｃ ： （３）の電源端子・電位第 １ 日 華 ２ 図 事 ９ 日 ＄ １０ 因 ｃＣ 琴 １２ 団
Claims (4)
- （１）複数の列電極を形成した基板と、共通電極または
列電極に直交する行電極により選択される複数の画素電
極を形成した対向基板間に挟持される液晶による表示体
を用い、直列にデータを転送するシフトレジスターの各
ビットの並列出力がライトイネーブル信号で書き込まれ
るラッチ出力を、該表示体の列電極毎に形成されたディ
ジタル／アナログ変換器を通して画素にデータを供給す
ることを特徴とする画像表示装置。 - （２）表示体の共通電極電位か、行電極により選択され
た画素電極の電位に対するアナログ出力を定めるディジ
タル／アナログ変換器の基準電圧の値を、所定の周期で
反転し、液晶の交流駆動を行なうことを特徴とする特許
請求範囲第１項記載の画像表示装置。 - （３）ディジタル／アナログ変換器へのディジタル入力
の値を所定の周期で相補的に変えて、表示体の共通電極
電位か、行電極により選択された画素電極の電位に対す
るアナログ出力電圧を反転し、液晶の交流駆動を行なう
ことを特徴とする特許請求範囲第１項記載の画像表示装
置。 - （４）デイジタル／アナログ変換器へのディジタル入力
の値を所定の周期で相補的に変えるとともに、電源及び
基準電圧入力を変化させ、表示体の共通電極電位か、行
電極により選択された画素電極の電位に対するアナログ
出力電圧を反転し、液晶の交流駆動を行なうことを特徴
とする特許請求範囲第１項記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223874A JP2646523B2 (ja) | 1984-10-26 | 1984-10-26 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223874A JP2646523B2 (ja) | 1984-10-26 | 1984-10-26 | 画像表示装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34985096A Division JPH09292864A (ja) | 1996-12-27 | 1996-12-27 | ディジタル／アナログ変換器 |
| JP9055153A Division JP2907330B2 (ja) | 1997-03-10 | 1997-03-10 | 画像表示装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61103199A true JPS61103199A (ja) | 1986-05-21 |
| JP2646523B2 JP2646523B2 (ja) | 1997-08-27 |
Family
ID=16805060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223874A Expired - Lifetime JP2646523B2 (ja) | 1984-10-26 | 1984-10-26 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646523B2 (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| USD889567S1 (en) | 2016-12-22 | 2020-07-07 | Q-Ba-Maze Inc. | Track configuration |
| US11117067B2 (en) | 2005-04-18 | 2021-09-14 | Q-Ba-Maze Inc. | Interconnecting modular pathway apparatus |
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-
1984
- 1984-10-26 JP JP59223874A patent/JP2646523B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| US9409097B2 (en) | 2012-07-11 | 2016-08-09 | Q-Ba-Maze Inc. | Accessories to a modular pathway apparatus |
| USD889567S1 (en) | 2016-12-22 | 2020-07-07 | Q-Ba-Maze Inc. | Track configuration |
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| Publication number | Publication date |
|---|---|
| JP2646523B2 (ja) | 1997-08-27 |
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