JPH02264352A - マルチプロセッサ同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサ同期方式に係り、特に、複数
のプロセッサからなるマルチプロセッサシステムにおい
て、プロセッサ間の命令の競合試験を実施するのに好適
なマルチプロセッサ同期方式に関する。

〔従来の技術〕

従来、マルチプロセッサシステムにおいて、各プロセッ
サの同期が必要な場合１例えば特開昭６３−８６０６５
号公報に示されているように、サブプロセッサのイニシ
ャル情報のセット完了の有無を表わすフラグを設け、こ
のフラグをメインプロセッサでチエツクして同期をとる
方式、あるいは特開昭６３−１０６８５９号公報に示さ
れているように、各プロセッサの外部端子に入力される
制御信号に応答して各プロセッサが分岐命令を実行する
ことにより、複数の各プロセッサにおいて実行されるプ
ログラムの同期をとる方式などが用いられている。

〔発明が解決しようとする課題〕

近年、情報化社会の進歩にともないコンピュータシステ
ムの処理能力の向上が必要不可決になり。

マルチプログラムシステムめ構造も複雑化してきており
、各プロセッサで共有する周辺装置や各プロセッサ同士
での処理の競合が多発してきている。

このような競合を従来技術のもとで試験しようとすると
、マルチプロセッサの構造の複雑化にともなって競合の
発生環境も複雑化し、特に各プロセッサの実行中におけ
る多数の環境条件がそろいに＜＜、競合の発生頻度が低
いため、設計段階や検証段階による発見が非常に難かし
いという問題があった。

本発明の目的は、複数のプロセッサから構成されるマル
チプロセッサシステムにおいて、任意の条件による各プ
ロセッサの同時スタート・ストップ、あるいは個々のス
タート・ストップを可能にして、競合試験の際、簡単に
任意の競合を発生させることができるマルチプロセッサ
同期方式を提供することがある。

〔課題を解決するための手段〕

上記目的を達成するために１本発明はマルチプロセッサ
システムを構成する各プロセッサに、自プロセッサある
いは他プロセッサのスタート・ストップ条件を設定する
手段と、自プロセッサでの前記スタート・ストップ条件
を監視し、当該条件が成立すると、スタート・ストップ
信号を生成して他プロセッサに伝達する手段と、自プロ
セッサで生成されるスタート・ストップ信号と他プロセ
ッサから伝達されるスタート・ストップ信号を任意に選
択して自プロセッサをスタート・ストップする手段とか
らなる同期制御部を設け、各プロセッサで同時スタート
・ストップまたは各々にスタート・ストップできるよう
にしたものである。

〔作　用〕

各プロセッサの同期制御部はスタート信号、ストップ信
号を伝達し合い、その任意のスタート信号あるいはスト
ップ信号を選択して自プロセッサをスタートまたはスト
ップさせる。これにより、マルチプロセッサシステムに
おける各プロセッサ個々のスタート、ストップが可能に
なり、発生させたい競合の条件を各プロセッサの同期制
御部に設定しておけば、その条件をトリガにして目的の
競合を発生させることができる。

〔実施例〕

以下１本発明の一実施例について図面により説明する。

第１図は本発明の一実施例の全体構成図で、３台のプロ
セッサ１ｔ　２，３によって構成されるマルチプロセッ
サシステムを示したものである０本実施例では、各プロ
セッサ１，２．３はマイクロプログラムにより動作する
としている。プロセッサ１は、同期制御部ｌＯ１制御記
憶アドレスレジスタ（Ｃ８ＡＲ）１２及びマイクロプロ
グラム制御部１４からなり、同期制御部１０はスタート
用制御記憶レジスタ（Ｃ８ＡＲ（０））１１０とストッ
プ用制御記憶レジスタ（Ｃ５ＡＲ（１））ｌ　１０を有
している。プロセッサ２，３についてもプロセッサ１と
同様である。各プロセッサ１，２．８の同期制御部１０
，２０．３０はスタート／ストップ信号伝達線５，６，
７．８により接続されている０例えば、プロセッサ３の
同期制御部３０は線５によりプロセッサ１．２の同期制
御部１０゜２０へスタート信号を伝達する。なお、プロ
セッサｌ、２．３は各々サービスプロセッサを具備して
いるが、第１図では省略しである。

第２図にプロセッサ１の詳細構成を示す、他のプロセッ
サ２，３の構成も全く同様である。

第２図おいて、制御記憶アドレスレジスタ（Ｃ８ＡＲ）
１２はシステムクロックの立下りでアドレスがセットさ
れ１次の立上りでそのアドレスが自マイクロプログラム
制御部１４に与えられる。

マイクロプログラム制御部１４は、Ｃ８ＡＲ１２で示さ
れるアドレスのマイクロプログラムをシステムクロック
の立上りで実行するように制御する。

このマイクロプログラム制御部１４はスタート信号入力
端子１７とストップ信号入力端子１８を備え、これらに
入力されるスタート信号あるいはストップ信号により、
自プロセッサエのスタート／ストップ動作をシステムク
ロックの立上りで制御する、このマイクロプログラム制
御部１４へのスタート／ストップ信号は、同期制御部１
０あるいはサービスプロセッサ（ＳＶＰ）１３よりＯＲ
ゲート１５．１６を通して入力できる。

同期制御部１０はスタート制御部１０ａとストップ制御
部１０ｂに分けられる。スタート制御部１０ａはスター
ト用制御記憶レジスタ（Ｃ８ＡＲ（０））１００．スタ
ート有効指示レジスタ１０１゜アドレス比較回路１０２
、ＡＮＤゲート１０３、スタート条件セレクタ（ＳＥＬ
（０））ｔ０４よりなる。また、ストップ制御部１０ｂ
はストップ用制御記憶レジスタ（Ｃ８ＡＲ（１））１１
０．ストップ有効指示レジスタ１１１、アドレス比較回
路１１２、ＡＮＤゲート１１３、ストップ条件セレクタ
（ＳＥＬ（１））１１４よりなる。

スタート制御部１０ａの動作は次の通りである。

あらかじめＣ８ＡＲ（０）１００にスタート制御アドレ
スをセットし、スタート有効指示レジスタ１０１は“１
”　（有効）としておく、自プロセッサ１が次に実行し
ようとするマイクロプログラムのアドレスはシステムク
ロックの立下りでＣ８ＡＲ１２にセットする。アドレス
比較回路１０２はＣ８ＡＲ１２とＣ５ＡＲ（０）１００
のアドレスを比較しており、一致すると、一致信号を出
力する。

この時、スタート有効指示レジスタ１０１が“１”を示
していると、ＡＮＤゲート１０３でアンド条件が成立し
、スタート信号が線１０５を通して５ＥＬ（０）１０４
と他プロセッサ２，３におけるスタート制御部の同５Ｅ
Ｌ（０）へ伝達される。同様にして、他プロセッサ２，
３からスタート信号も５ＥＬ（０）１０４に伝達されて
くる。線Ｂはこれをまとめて示したものである。５ＥＬ
（０）１０４では、５ＶＰ１３より線１０７を通して指
示されるセレクト信号に従って、線１０５の自プロセッ
サのスタート信号あるいは線Ｂの他プロセッサ２゜３の
スタート信号のいずれかを選択する。この５ＥＬ（０）
１０４で選択されたスタート信号線が線１０６、ＯＲゲ
ート１５を介してマイクロプログラム制御部１４のスタ
ート信号入力端子１７に印情へれることにより、自プロ
セッサ１は次のシステムクロックの立上りでスタートす
る。なお、スタート制御部１０ａは、一般には他のプロ
セッサからスタート信号を受は取って自プロセッサをス
タートする場合に有効であるた゛め、ＡＮＤゲート１０
３の出力を５ＥＬ（０）１０４に与えるバスは無くても
よい、ただし、ＡＮＤゲート１０３の出力を５ＥＬ（０
）１０４に与えるようにしておくと、同一アドレスをＣ
８ＡＲ１２と５ＳＡＲ（０）１００に設定することで、
所定条件で他プロセッサと同時に自プロセッサもスター
トできる。

ストップ制御部１０ｂの動作も上記スタート制御部１０
ａと同様であるが、簡単に説明する。アドレス比較回路
１１２において、Ｃ８ＡＲ１２のマイクロプログラムの
次実行アドレスとＣ５ＡＲ（１）１１０のストップ制御
アドレスが比較され、一致すると、該比較回路１１２よ
り一致信号が出力される。この時、ストップ有効指示レ
ジスタ１１１が“１”　（有効）を示していると、ＡＮ
Ｄゲート１１３でアンドがとられ、自プロセッサ１の♂
トップ信号が線１１５を通して５ＥＬ（１）１１４と他
プロセッサ２，３のストップ制御部へ伝達される。他プ
ロセッサ２，３からのストップ信号は、線Ａを通して５
ＥＬ（１）１１４に伝達されてくる。５ＥＬ（１）１１
４は、５ＶＰ１３より線１１７を通して指示されるセレ
クト信号に従って。

線１１５の自プロセッサのストップ信号あるいは線Ａの
他プロセッサ２，３のストップ信号のいずれかを選択し
、線１１６、ＯＲゲート１６を介してマイクロプログラ
ム制御部１４のストップ信号入力端子１８に与える。こ
の結果、自プロセッサ１は次のシステムクロックの立上
りでストップする。

次に、具体例として、第１図のマルチプロセッサシステ
ムにおいて、同時に３つのプロセッサ１゜２．３を実行
し、プロセッサ１をアドレス０１００（これをサービス
プロセッサへの処理要求ルーチン先頭アドレスとする）
で、プロセッサ２をアドレス０２ＥＯ（これをサービス
プロセッサへの障害情報採取要求先頭アドレスとする）
で各々ス８（これをプロセッサ間通信命令先頭アドレス
とする）を実行するとき競合を発生させたいときの動作
を説明する。

プロセッサ３における同期制御部３０のＣ８ＡＲ（０）
３００にスタート条件の制御記憶アドレス００８８をセ
ットし、プロセッサ１とプロセッサ２における同期制御
部１０．２０の５ＥＬ（０）の選択条件を、スタート伝
達線５からのスタート信号が選択されるように設定する
。また、プロセッサ１のＣ５ＡＲ（１）１１０に０１０
０を、プロセッサ２のＣ８ＡＲ（１）２１０に０２ＥＯ
のストップアドレスを設定する。これにより、プロセッ
サ１．２は実行中に、Ｃ５ＡＲ１２に０１００．Ｃ８Ａ
Ｒ２２に０２ＥＯがセットされれば、それぞれシステム
クロックの立上りでストップする。プロセッサ３では、
アドレス００８８のマイクロプログラムを実行するとき
、一致信号が出され、スタート条件伝達線５よりプロセ
ッサ１、プロセッサ２の同期制御部１０．２０にスター
ト信号が入力される。このプロセッサ３からのスタート
信号がブａセッサ１，２における同期制御部１０，２０
の５ＥＬ（０）で選択され、システムクロックの立上り
でプロセッサ１，２が再スタートする。即ち、システム
クロックの立上りで３つのプロセッサ１，２．３が同時
に目的の制御記憶アドレスを実行し、競合が発生する。

第３図はこの動作のタイムチャートを示したものである
。第３ｗＩにおいて、横実線はプロセッサの動作中を表
わし、破線はマイクロプログラム制御部にスタート信号
が入力したことを表わす、矢印はスタート信号の伝達を
示す０時刻ｔ、でプロセッサ２のストップ条件（アドレ
ス０２　Ｅ　Ｏ，）が成立し、ｔｌでストップする。ま
た、時刻ｔ３でプロセッサｌのストップ条件（アドレス
０１００）が成立し１時刻ｔ、でストップする。その後
１時刻ｔ、でプロセッサ３のスタート条件（アドレス０
０８８）が成立し１時刻ｔｌでプロセッサ１，２が同時
スタートし、競合が発生する。このようにして、競合を
目的としたマルチプロセッサの同期がなお、プロセッサ
１，２．３の同期制御部１０゜２０．３０におけるＣ５
ＡＲ（０）１００，２００゜３００、Ｃ５ＡＲ（１）１
１０，２１０，３１０への制御アドレスの設定の仕方は
任意でよいが、競合試験を目的とし、プログラムで設定
すれば、連続的に多数の競合試験が可能になる。

〔発明の効果〕

以上説明したように１本発明によれば、複数のプロセッ
サから構成されるマルチプロセッサシステムにおいて、
任意の条件による各プロセッサの同時スタート、ストッ
プ、あるいは各々のスタート、ストップが可能になる。

したがって、マルチプロセッサシステムの複雑化による
競合試験において、任意の競合を発生させることができ
、評価を確実にし、蝦期間で競合条件の試験を実施でき
る。

【図面の簡単な説明】

第１図は本発明を適用したマルチプロセッサシステムの
一実施例の全体構成図、第２図は一つのプロセッサの詳
細構成図、第３図は本発明の動作例を示すタイムチャー
トである。 １．２．３・・・プロセッサ、　　１０，２０．３０・
・・同期制御部、　１４，２４．３４・・・マイクロプ
ログラム制御部、　　１２，２２，３２・・・アドレス
レジスタ、　　１００，２００，３００・・・スタート
用制御記憶アドレスレジスタ、　　１１ｏ。 ２１０．３１０・・・ストップ用制御記憶アドレスレジ
スタ。

Claims (1)

【特許請求の範囲】
1. （１）複数のプロセッサで構成されるマルチプロセッサ
   システムにおいて、 各プロセッサに、自プロセッサあるいは他プロセッサの
   スタート・ストップ条件を設定する手段と、自プロセッ
   サでの前記スタート・ストップ条件を監視し、当該条件
   が成立すると、スタート・ストップ信号を生成して他プ
   ロセッサに伝達する手段と、自プロセッサで生成される
   スタート・ストップ信号と他プロセッサから伝達される
   スタート・ストップ信号を任意に選択して自プロセッサ
   をスタート・ストップする手段とからなる同期制御部を
   設け、 各プロセッサで同時スタート・ストップまたは各々にス
   タート・ストップせしめることを特徴とするマルチプロ
   セッサ同期方式。