JPH02264509A - デジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、デジタルフィルタに関する。

背景技術 デジタルフィルタの従来例を第３図を参照しつつ説明す
る。

第３図は、デジタルフィルタの伝達関数が有限なインパ
ルス応答の数列として表わされるＦＩＲ（Ｆｉｎｉｔｅ
　Ｉｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ　）フィルタの一
例を示しており、一連のサンプリングデータである入力
データは縦列に接続された遅延素子１〜１ｏの一端に供
給される。各遅延素子は例えばシフトレジスタにより構
成され、データサンプリング周期のクロックに同期に動
作し、入力データを順次遅延せしめる。

各遅延素子の出力データは夫々係数乗算器１１〜２０に
供給され、係数値ａＯ−ａｇが乗ぜられる。係数乗算器
１１〜２０の各乗算出力は加算器４０により加算されて
ＦＩＲフィルタの出力データとなる。

かかるＦＩＲフィルタのインパルス応答特性が第９図の
如く左右対称となるとき、第３図に示される乗算器の計
数値が、ａＱ　”ａ９　＋　　ａｌ　−ａＱ　＋ａ２″
″ａ７１　　ａ３　”ａＱ　１　　ａ４−８５となる関
係がある。これを活用して回路規模を縮小させるべく、
第４図の如く係数乗算器１６〜２０を削除し、代りに加
算器３１〜３５を用いて乗算回数を５回に減らし、同じ
演算結果を得ている。なお、第３図及び第４図に示され
たＦＩＲフィルタにおいて対応する部分には同一符号が
付されている。

第４図に示されたＦＩＲフィルタは、その演算処理を時
分割的になすことにより、更に第５図の如く簡略化され
る。すなわち、第４図の加算器３１〜３５は遅延素子１
〜５の出力を択一的に選択するセレクタ４１、遅延素子
６〜１０の出力を択一的に選択するセレクタ４２及び両
セレクタの出力を加算する加算器４３に置換される。ま
た、係数乗算器１１〜１５は、係数セレクタ４４及び乗
算器４５に置換される。セレクタ４１．４２及び４４各
々はｎ個（第５図の例ではｎ−５）のデータの１を選択
する選択子を有し、図示しないコントローラによって互
いに同期しつつ入力データ供給周期の１　／　ｎ以下の
周期により選択子の切換動作をなす。乗算器４５は加算
器４３の出力と係数セレクタ４４の出力する係数とを乗
じて乗算値を得、該乗算値を積算器４０に供給する。積
算器４０は、係数ａＱ−ａ４が順次乗ぜられた乗算値群
毎の積算をなす。

従って、遅延素子１〜１０に夫々データＤＯ〜Ｄ９が保
持されているとき積算器４０の出力データΣ０は、 ΣＯ”　（Ｄ９　＋Ｄｏ　）　Ｘ　ａｏ　＋（Ｄ８＋Ｄ
ｌ　）Ｘａｌ　＋　（Ｄ７　＋Ｄ２　）Ｘａｚ　＋　（
ＤＢ＋Ｄ３　）Ｘａｚ　＋　（Ｄ５　＋Ｄａ　）Ｘａ４
次に、新規入力データＤＩＧが供給されて保持データが
シフトされると、出力データΣ１は、Σ＋　−（ＤＩＧ
　＋ＤＩ　）　ｘａＱ　＋　（Ｄ９　＋Ｄ２　）Ｘａｌ
　＋　（Ｄ８＋Ｄ３　）Ｘａｚ　＋　（Ｄ７＋Ｄａ　）
Ｘａ３　＋　（ＤＢ　＋Ｄ５　）Ｘａ４と表される。

同様にして、Σ２．Σ３・・・・・・が得られる。

かかる演算処理においてセレクタ４１及び４２により選
択されるデータ、セレクタ４４により選択される係数の
組合せ及び積算値Σｎを第７図に示す。

ところで、第５図に示されたＦＩＲフィルタの遅延素子
１〜１０、セレクタ４１及び４２は、回路コスト等の理
由により通常メモリ５１及び５２によって構成される。

このような構成例を第６図に示す。

第６図に示されたＦＩＲフィルタにおいて、第５図に示
された部分と対応する部分には同一符号を付しており、
入力データは、データを一時保持するラッチ回路５１ａ
及びＲＡＭ５１１）からなるメモリ５１に供給される。

ＲＡＭ５１　＋）はコントローラ４７から供給される書
込指令に応じて指定された書込アドレスに入力データを
記憶する。また、読出指令に応じて指定された読出アド
レスに記憶されたデータを読出し、加算回路４３の一方
入力端及びラッチ回路５２ａ及びＲＡＭ５２ｂからなる
メモリ５２に供給する。ＲＡＭ５２ｂは、コントローラ
４７から供給される書込指令に応じて指定された書込ア
ドレスにラッチ回路５２ａの保持するデータを記憶する
。また、読出指令に応じて指定された読出アドレスに記
憶されたデータを読出し、加算器４３の他方入力端に供
給する。

加算器４３は再入力データの加算結果を乗算器４５の一
方入力端に供給する。乗算器４５の他方入力端にはＲＯ
Ｍ４６から係数データが供給される。

ＲＯＭ４６はコントローラ４７から読出アドレスが供給
されると、当該アドレスに記憶された係数を読出して乗
算器４５に供給する。乗算器４５の出力は積算器４０に
より、一連の係数ａＯ−８４の乗算値毎に積算され、出
力データとして出力される。なお、各回路の動作タイミ
ングはコントロ−ラ４７によって制御されている。

次に、コントローラ４７の動作について第８図を参照し
つつ説明する。コントローラ４７は、ＭＰＵ等によって
構成されており、２つの記憶領域を形成するＲＡＭＡ　
（ＲＡＭ５１ｂ）及びＲＡＭＢ　（ＲＡＭ５２ｂ）へデ
ータを書込むデータ書込ルーチンとＲＡＭＡ及びＢから
データを読出すデータ読出ルーチンと乗算器４５に乗算
係数を設定する係数設定ルーチンとを実行する。

データ書込みルーチンは、ＲＡＭＢにおいて時間的に最
も旧いデータを記憶しているアドレスにＲＡＭＡにおい
て最も旧いデータを移動し、ＲＡＭＡの最も旧いデータ
を記憶していたアドレスに新規データを書込むようにデ
ータの移動を制御する。

データ読出ルーチンは、第７図に示される新旧のデータ
対を逐次読出すべくＲＡＭＡ及びＢの読出順序パターン
たる一連の読出アドレスを指定する。

例えば、第８図（Ａ）の如＜ＲＡＭＡのアドレス０〜４
に夫々データＤ９〜Ｄ５が記憶され、ＲＡＭＢのアドレ
ス０〜４に夫々データＤ、−ＤＪが記憶されている状態
において、コントローラ４７は積算値Σ０を得るべくア
ドレス指定パターン０を実行する。このとき、データ読
出ルーチンは、ＲＡＭＡにアドレスＯ〜４を順次指定す
る。また、これに同期してＲＡＭＢにアドレス０〜４を
順次指定し、アドレスの指定に同期してＲＯＭ４６に係
数ａＱ−ａ４を順次出力させる。そうすると、読出され
た対のデータは加算器４３に供給され、加算器４３は、
加算値（Ｄｇ　＋Ｄｏ　）　、　　（ＤＢ　十Ｄ＋　）
、（Ｄ７　＋Ｄ２　）、（Ｄ６＋Ｄ３　）及び（Ｄ５　
＋Ｄ４　）を次々に出力する。かかる加算値に乗算器４
５によって係数設定ルーチンにより指定された係数ａＯ
−ａｄが夫々乗ぜられて、乗算値ａｏ　　（Ｄ９　＋Ｄ
Ｏ）　、　ａｔ　　（Ｄａ　＋Ｄ＋　）　。

ａ２　（Ｄ７　＋Ｄ２　）、ａａ　（ＤＢ　＋Ｄ３　）
、ａａ（Ｄｓ　＋Ｄａ　）が順次得られる。積算器４０
は、各乗算値を逐次積算して、既述した積算値Σ０を出
力する。

ＲＡＭＡ及びＢからのデータ読出が終わるとデータ書込
みルーチンが実行される。データ書込みルーチンは、Ｒ
ＡＭＡのアドレス４に記憶されたＲＡＭＡにおいて最も
旧いデータＤ５をＲＡＭＢにおいて最旧のデータＤｏが
記憶されているアドレスＯに転送し記憶させる。そして
、ＲＡＭＡのアドレス４には最新のデータＤ＋ｏを記憶
させる。

すると、ＲＡＭＡ及びＢのデータ配列は第８図（Ｂ）の
如くなり、第５図において遅延素子１〜１０の保持デー
タが１ずつシフトしたのと等価である。

コントローラ４７は、第８図（Ｂ）に示されるデータを
得てΣ】を得るべく、アドレス指定パターン１を実行す
る。すなわち、データ読出ルーチンによりＲＡＭＡに読
出アドレス４，０，１，２゜３を順次供給し、このＲＡ
ＭＡへのアドレス供給に対応してＲＡＭＢにアドレス１
．　２．　３．４゜０を順次供給する。また、加算器４
３の出力タイミングに合せてＲＯＭ４６に係数ａｏ＋ａ
ｌ＋ａ２．ａ３及びａ４を順次出力させる。その結果、
積算器４０の出力には積算値Σ１が得られる。

ＲＡ　Ｍ　Ａ及びＢからデータの読み出しを終えると、
データ書込ルーチンを実行してＲＡＭＡのアドレス３１
こ３己憶されたデータＤ６をＲＡＭＢのアドレス１に移
動し、ＲＡＭＡのアドレス３に新規データＤＩ＋を記憶
する。従ってＲＡＭＡ及びＢのデータ配列は第８図（Ｃ
）の如くなる。

コントローラ４７は、以下同様にして第８図（Ｃ）〜第
８図（Ｅ）に示されるアドレス指定パターンを実行し、
積算値Σ２〜Σ４が得られる。

積算値Σ５を得る場合の第８図（Ｆ）の如きアドレス指
定パターン５は、ＲＡＭＡ及びＢにおけるデータ配列が
一巡して積算値Σ０を得る場合のＲＡＭＡ及びＢのデー
タ配列と等価となる。従って、コントローラ４７がアド
レス指定パターン０〜４の実行を繰り返すことにより、
積算値Σ０・・・・・・Σｎ・・・・・・が得られる。

一般に、メモリのアドレス容量に応じた数のアドレス指
定パターンが用意される。

ところで、上述した従来のデジタルフィルタは−群の遅
延素子を２つのメモリに置換して、回路を簡略化したの
であるが、デジタルフィルタは回路の部品として使用さ
れるものであり、更に低コストが要求されている。

発明の概要 よって、本発明の目的は低コストのデジタルフィルタを
提供することである。

上記目的を達成するため、サンプル値記憶手段と、上記
サンプル値記憶手段に一連の人力サンプル値を所定書込
周期にて順次書込む書込手段と、上記サンプル値記憶手
段から上記書込周期の１／ｎ以下の読出し周期の読出に
よってｎ個のアドレスからサンプル値を読み出す読出手
段と、読み出されたｎ個のサンプル値に対応した所定係
数を乗じて乗算値を得る乗算手段と、得られた乗算値各
々を積算する積算手段とを含むデジタルフィルタにおい
て、上記サンプル値記憶手段は、ｎ個のアドレス群から
なる第１及び第２領域を有し、上記書込手段は、上記入
力サンプル値の各サンプル値をその入力順に交互に上記
第１及び第２領域内の最旧のサンプル値と置換する如く
書込み、上記読出手段は、第１及び第２領域からの読出
順序パターンの０組の１を順に実行することを繰り返し
てサンプル値を読み出し、上記乗算手段は、読み出され
たｎ個のサンプル値に上記読出順序パターン各々に対応
した配列の係数群を乗することを特徴とする。

実施例 本発明においては２つの記憶領域間におけるデータ転送
を不要としてデータラッチ回路、再記憶領域を結合する
データバス、転送コントロール回路等を削減している。

第１図は、本発明の実施例を示しており、第６図に示さ
れたＦＩＲフィルタと対応する部分には同一符号を付し
、かかる部分の説明は省略する。

第１図において、ラッチ回路５１．　ａには入力データ
が所定サンプリング周期で供給される。ラッチ回路５１
ａは、この入力データを保持して書込み周期の間ＲＡＭ
５１ｂ及び５２ｂに供給し続ける。

コントローラ４７ａはＲＡＭ５１ｂ及び５２ｂのデータ
書込及びデータ読出を制御する。また、コントローラ４
７ａは各回路の動作タイミングを図示しないタイミング
クロック等によって制御し動作を同期させている。ＲＡ
Ｍ５１ｂ及び５２ｂから読出された２つのデータは加算
器４３の両入力端に供給される。他の構成は従来例と同
様である。

次に、コントローラ４７ａの動作について第２図を参照
しつつ説明する。

まず、コントローラ４７ａは、ＲＡＭＡ　（ＲＡＭ５　
ｌ　ｂ）及びＲＡＭＢ　（ＲＡＭ５２ｂ）にデータを書
込むデータ書込みルーチンと、ＲＡＭＡ及びＲＡＭＢか
らデータを読出すデータ読出ルーチン及び乗算器４５に
乗算係数を設定する係数設定ルーチンを実行する。また
、コントローラ４７ａは、ＲＡＭＡ及びＢのアドレス容
量に応じた数のアドレス指定パターンを内蔵するＲＯＭ
に記憶し、あるいは制御プログラム上に形成されたアッ
プカウンタ及びダウンカウンタ等からなるアドレス指定
パターン発生手段を有する。例えば、第２図の如（ＲＡ
ＭＡ及びＢ各々のアドレス容量が５である場合、アドレ
ス指定パターンＯ〜９が用意される。

データ書込ルーチンは、ラッチ５１ａに保持された新規
データをＲＡＭＡ及びＢに交互に取り込ませ、かつ各Ｒ
ＡＭの最旧のデータを記憶したアドレスに記憶させる。

こうすると、第７図に示されるように積算値演算が奇数
番目のデータと偶数番目のデータとの加算器を加算単位
とすることから、予め奇数データと偶数データとに別け
て２つのＲＡＭに別々に記憶し、対応するデータ対を読
出すようにしてＲＡＭ間のデータ転送を不要とし、デー
タの読出しを簡単にすることが出来る。

データ読出ルーチンは、積和Σ０・・・・・・Σｎ・・
・・・・を演算するために、第７図に示されるデータ対
を得るべく一連のアドレス指定パターンから該当する読
出順序パターンを順次読出してＲＡＭＡ及びＢの読出ア
ドレスの指定をなす。

例えば、第２図（Ａ）如＜ＲＡＭＡのアドレス０〜４に
夫々偶数番目のデータＤｏ、Ｄ２．Ｄ４゜Ｄ９．ＤＢが
記憶され、ＲＡＭＢのアドレスＯ〜４に夫々奇数番目の
データＤ、、Ｄ３．Ｄ５゜Ｄｙ、Ｄ９が記憶された状態
において、コントローラ４７ａは積算値Σ０を算出すべ
くアドレス指定パターンＯを実行する。

アドレス指定パターンＯを実行すると、データ読出ルー
チンは、ＲＡＭＡにアドレス０〜４を順次供給する。ま
た、ＲＡＭＡへのアドレス供給に同期してＲＡＭＢにア
ドレス４〜０を順次供給し、このデータの読出順序パタ
ーンに対応した配列の係数列ａＯ＋　　ａｌ　＋　　ａ
ｄ　＋　　ａ３１　　ａｌをＲＯＭ４６に順次出力させ
る。

そうすると、ＲＡＭＡ及びＢが加算器４３に供給するデ
ータ対はＤｏとＤ９．Ｄ２とＤｙ、Ｄ４とＤ５．ＤＢと
Ｄ３．ＤＢとＤｌとなり、加算器４３の出力には、（Ｄ
ｏ　＋Ｄｓ　）　、　　（Ｄ２　＋Ｄｙ　）　、　　（
Ｄａ　＋Ｄｓ　）　、　　（ＤＢ　＋０３　）　、　　
（Ｄａ＋Ｄ１）が得られる。これら加算出力の乗算器４
５への供給に同期して乗算係数ａｏ＋　　ａ２＋　　ａ
４＋ａ３＋　　ａｌが乗算器４５に供給されるので、乗
算器４５は、（Ｄｏ　＋Ｄ９　）　ａｏ　、　　（Ｄ２
　＋Ｄ７　）ａｌ、（Ｄ４＋Ｄｓ）ａａ、　　（ＤＢ　
＋Ｄｔ）ａ３゜（Ｄａ　＋Ｄ＋　）ａｌを順次出力する
。従って、積算器４０の積算値Σ０は、 Σｏ　＝　（Ｄｏ　＋Ｄ９　）　ａｏ　＋　（Ｄａ　−
＋−Ｄｌ　）ａｌ　＋　（Ｄ２　＋Ｄ７　）ａ２＋　（
Ｄｏ　＋Ｄ３　）　ａ３　＋　（ＤＪ　＋Ｄ５　）　ａ
４となり、第７図（Ａ）に示されるΣ０と等価である。

コントローラ４７ａは、データ読出ルーチンを終えると
、データ書込ルーチンを実行する。このデータ書込ルー
チンでは、ＲＡＭＡにおいて最旧であるデータＤＯを記
憶したアドレス０にラッチ５１ａに保持された最新デー
タＤｌｌｌを書込む。従って、ＲＡＭＡ及びＢのデータ
配列は第２（Ｂ）の如くなる。

コントローラ４７ａは、第２（Ｂ）に示されるデータに
基づいて積算値Σ１を得るべくアドレス指定パターン１
を実行する。すなわち、データ読出ルーチンを実行して
ＲＡＭＡに読出アドレス１゜２、　３．４．　０を順次
供給し、これ同期してＲＡＭＢに読出アドレス４，３，
２．１．０を供給する。また、加算器４３の出力タイミ
ングに合せてＲＯＭ４６に係数ａｌ、ａ３．ａ２．ａｏ
を順次出力させる。その結果、積算器４０の出力には積
算°値Σ１が得られる。

データ読出ルーチンの実行を終えると、データ書込ルー
チンを実行し、ＲＡＭＢにおいて最旧であるデータＤ１
を記憶したアドレス０にラッチ５１ａに保持されている
最新データＤＩ＋を書込む。

従ってＲＡＭＡ及びＢのデータ配列は第２図（Ｃ）の如
くなる。

コントローラ４７ａは、上記同様にして第２図（Ｃ）〜
第２図（Ｆ）に示されるアドレス指定パターン２〜５を
実行して、積算値Σ２〜Σ５を得る。なお、第２図には
途中までしか示されていないが、ＲＡＭＡ及びＢの記憶
容量１０に対応してアドレス指定パターンも１０パター
ン（０〜９）用意される。新規データが第２図（Ａ）の
データ配列状態からＲＡＭＡ及びＢに５個ずつ供給され
ると、ＲＡＭＡ及びＢのデータ配列は一巡して第２図（
Ａ）に示されるデータ配列と再び等価になるので、アド
レス指定パターン０〜９の実行を繰返すことにより積算
値Σ０・・・・・・Σｎ・・・・・・が得られる。

一般に、ＲＡＭＡ及びＢ各々のアドレスがｎの場合には
２ｎ種類のアドレス指定パターンを必要とするが、第２
図（Ａ）〜（Ｆ）に示されるようにＲＡＭＡ及びＢの読
出アドレスは、新規データの供給の度に加算カウンタ及
び減算カウンタを交互に歩進させることにより簡単に得
ることが出来る。また、ＲＡＭＡ及びＢの書込アドレス
も新規データの供給の度に２つのカウンタを交互に歩進
させることによって簡単に得ることができる。

こうして、ＲＡＭＡ及びＲＡＭ８間のデータ転送を不要
として、データ転送の為のラッチ回路、データバス、Ｒ
ＡＭ相互間のデータ転送のためのコントロール回路等を
削減している。

なお、実施例では偶数次フィルタにより説明したが、第
１０図の如きインパルス応答特性あるいは第１１図の如
き周波数応答特性を呈する奇数次フィルタにも適用可能
である。なお、第１１図においてｆｓはサンプリング周
波数、ｆｃはｆｓ／４、ｆｄは通過帯域幅を表している
。このような場合には、ＲＡＭＡ及びＲＡＭＢ相互間の
読出アドレス数が１だけ異なるが、既述したようにＲＡ
ＭＡ及びＲＡＭＢに新規データを交互に書込んで最旧の
データを更新しＲＡＭＡとＲＡＭＢのデータ配列に対応
したデータの読出順序パターンに従ってデータ読出しを
なせば良いのである。

発明の詳細 な説明したように本発明のデジタルフィルタにおいては
、デジタルフィルタの遅延素子群の機能を担う２つの記
憶領域に新規データを交互に供給して各記憶領域におけ
る最旧のデータを更新する構成としたので２つの記憶領
域相互間のデータ転送が不要になり、装置の構成がより
簡単になってコストの低減が図られて好ましい。

【図面の簡単な説明】

第１図は、本発明の実施例を示すブロック図、第２図（
Ａ）〜（Ｆ）は、コントローラ４７ａのアドレス制御動
作を説明するための図、第３図は、ＦＩＲフィルタの構
成例を示すブロック図、第４図は、第３図に示されたＦ
ＩＲフィルタを簡略化した例を示すブロック図、第５図
は第４図に示されたＦＩＲフィルタを時分割的に構成し
た例を示すブロック図、第６図は、第５図に示されたＦ
ＩＲフィルタをＲＡＭによって構成した例を示すブロッ
ク図、第７図（Ａ）〜（Ｆ）は、第５図に示されたＦＩ
Ｒフィルタの動作を説明するための図、第８図（Ａ）〜
（Ｆ）は、第６図に示されたコントローラ４７のアドレ
ス制御動作を説明するための図、第９図及び第１０図は
、フィルタのインパルス応答特性例を示す特性図、第１
１図は、フィルタの周波数応答特性例を示す特性図であ
る。 主要部分の符号の説明 ４０・・・・・・積算器　　　４３・・・・・・加算器
４５・・・・・・乗算器

Claims (1)

1. 【特許請求の範囲】 サンプル値記憶手段と、前記サンプル値記憶手段に一連
   の入力サンプル値を所定書込周期にて順次書込む書込手
   段と、前記サンプル値記憶手段から前記書込周期の１／
   ｎ以下の読出し周期の読出によってｎ個のアドレスから
   サンプル値を読み出す読出手段と、読み出されたｎ個の
   サンプル値に対応した所定係数を乗じて乗算値を得る乗
   算手段と、得られた乗算値各々を積算する積算手段とを
   含むデジタルフィルタであって、 前記サンプル値記憶手段は、ｎ個のアドレス群からなる
   第１及び第２領域を有し、前記書込手段は、前記入力サ
   ンプル値の各サンプル値をその入力順に交互に前記第１
   及び第２領域内の最旧のサンプル値と置換する如く書込
   み、前記読出手段は、第１及び第２領域からの読出順序
   パターンのｎ組の１を順に実行することを繰り返してサ
   ンプル値を読み出し、前記乗算手段は、読み出されたｎ
   個のサンプル値に前記読出順序パターン各々に対応した
   配列の係数群を乗することを特徴とするデジタルフィル
   タ。