JPH04311106A - デシメーション用ディジタルフィルタ - Google Patents
デシメーション用ディジタルフィルタInfo
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- JPH04311106A JPH04311106A JP3077535A JP7753591A JPH04311106A JP H04311106 A JPH04311106 A JP H04311106A JP 3077535 A JP3077535 A JP 3077535A JP 7753591 A JP7753591 A JP 7753591A JP H04311106 A JPH04311106 A JP H04311106A
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- Japan
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- data
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- coefficient
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデシメーション用ディジ
タルフィルタに係り、特に２：１のデシメーションを行
うものである。
タルフィルタに係り、特に２：１のデシメーションを行
うものである。
【０００２】
【従来の技術】近年のデシメーション用ディジタルフィ
ルタは、Ａ／Ｄ変換器をオーバーサンプリングで用いる
ことと合わせて広く利用されている。直線位相型のディ
ジタルフィルタを用いたデシメーション用ディジタルフ
ィルタでは、タップ係数が左右対称となるため、この性
質を利用して予めこれらタップ係数が掛け合わされるべ
きデータを加算した後、タップ係数の乗算を行うことに
より乗算回数を半分に減らす手法がよく用いられる。こ
のようなデシメーション用ディジタルフィルタを図６に
示し、その説明を行う（例えば特願昭６３−２０３５４
１号公報）。
ルタは、Ａ／Ｄ変換器をオーバーサンプリングで用いる
ことと合わせて広く利用されている。直線位相型のディ
ジタルフィルタを用いたデシメーション用ディジタルフ
ィルタでは、タップ係数が左右対称となるため、この性
質を利用して予めこれらタップ係数が掛け合わされるべ
きデータを加算した後、タップ係数の乗算を行うことに
より乗算回数を半分に減らす手法がよく用いられる。こ
のようなデシメーション用ディジタルフィルタを図６に
示し、その説明を行う（例えば特願昭６３−２０３５４
１号公報）。
【０００３】１，２はランダムアクセスメモリ（以下、
ＲＡＭと称す）であり、入力されるデータを記憶する。 ＲＡＭ１には、入力されるデータ列Ｄｎにおけるｎが偶
数のものが、ＲＡＭ２には、ｎが奇数のものが格納され
ている。３は乗算器である。１８は係数ＲＯＭであり、
タップ係数Ｋ０〜Ｋ６２を記憶している。ここでは第１
種ナイキスト基準を満たす１２７タップの規格化された
タップ係数の前半で、交互に現われる０（Ｋ１，Ｋ３．
Ｋ５，・・・，Ｋ６１）及び最大値（Ｋ６３＝１）を除
いたデータを記憶している。また、その周波数特性は、
周波数０．２５Ｆｓ以上を急峻に減衰させるようなもの
となっている。５は累算器であり、例えば、図７に示す
ように、加算器３５，ラッチ３６，セレクタ３７により
構成されており、端子Ｌに与えられるロード信号ＬＯＡ
Ｄが「０」の時はセレクタ３７において、端子Ａがセレ
クトされ、累算器５の端子Ｘに与えられたデータの累算
を行う。また、ロード信号ＬＯＡＤが「１」になるとセ
レクタ３７において端子Ｂがセレクトされ、端子Ａより
与えられたデータと累算器５の入力Ｘとの加算を行う。 ７，１６はアドレス発生器である。アドレス発生器１６
が、０，６３，１，６２，２，６１，・・・，３１，３
２とアドレス信号を発生し、そのアドレス信号に対応し
たデータをＤ０，Ｄ１２６，Ｄ２，Ｄ１２４，Ｄ４，Ｄ
１２２，・・・，Ｄ６２，Ｄ６４として、データＤ０，
Ｄ２，Ｄ４，・・・，Ｄ６２はラッチ１２に一旦ラッチ
され、データＤ１２６，Ｄ１２４，Ｄ１２２，・・・，
Ｄ６４にタイミングを揃えられてラッチ１３，１４にラ
ッチされる。故に加算器１１はＤ０＋Ｄ１２６，Ｄ２＋
Ｄ１２４，Ｄ４＋Ｄ１２２，・・・，Ｄ６２＋Ｄ６４を
出力する。ラッチ１５がこれら加算結果をラッチし、乗
算器３にてタップ係数Ｋｎが掛け合わされ、累算器５に
て累算される。
ＲＡＭと称す）であり、入力されるデータを記憶する。 ＲＡＭ１には、入力されるデータ列Ｄｎにおけるｎが偶
数のものが、ＲＡＭ２には、ｎが奇数のものが格納され
ている。３は乗算器である。１８は係数ＲＯＭであり、
タップ係数Ｋ０〜Ｋ６２を記憶している。ここでは第１
種ナイキスト基準を満たす１２７タップの規格化された
タップ係数の前半で、交互に現われる０（Ｋ１，Ｋ３．
Ｋ５，・・・，Ｋ６１）及び最大値（Ｋ６３＝１）を除
いたデータを記憶している。また、その周波数特性は、
周波数０．２５Ｆｓ以上を急峻に減衰させるようなもの
となっている。５は累算器であり、例えば、図７に示す
ように、加算器３５，ラッチ３６，セレクタ３７により
構成されており、端子Ｌに与えられるロード信号ＬＯＡ
Ｄが「０」の時はセレクタ３７において、端子Ａがセレ
クトされ、累算器５の端子Ｘに与えられたデータの累算
を行う。また、ロード信号ＬＯＡＤが「１」になるとセ
レクタ３７において端子Ｂがセレクトされ、端子Ａより
与えられたデータと累算器５の入力Ｘとの加算を行う。 ７，１６はアドレス発生器である。アドレス発生器１６
が、０，６３，１，６２，２，６１，・・・，３１，３
２とアドレス信号を発生し、そのアドレス信号に対応し
たデータをＤ０，Ｄ１２６，Ｄ２，Ｄ１２４，Ｄ４，Ｄ
１２２，・・・，Ｄ６２，Ｄ６４として、データＤ０，
Ｄ２，Ｄ４，・・・，Ｄ６２はラッチ１２に一旦ラッチ
され、データＤ１２６，Ｄ１２４，Ｄ１２２，・・・，
Ｄ６４にタイミングを揃えられてラッチ１３，１４にラ
ッチされる。故に加算器１１はＤ０＋Ｄ１２６，Ｄ２＋
Ｄ１２４，Ｄ４＋Ｄ１２２，・・・，Ｄ６２＋Ｄ６４を
出力する。ラッチ１５がこれら加算結果をラッチし、乗
算器３にてタップ係数Ｋｎが掛け合わされ、累算器５に
て累算される。
【０００４】ここで、累算器５は累算開始時には、ロー
ド信号ＬＯＡＤが「１」になり、ＲＡＭ２が出力する値
Ｘ０（＝Ｄ６３）と乗算結果（Ｄ０＋Ｄ１２６）・Ｋ０
の加算を行い、次いで乗算結果の累算を行う。Ｋｎ＝０
（但し、ｎ＝１，３，・・・，１２５）であるので、累
算結果Ｓは（数１）となり、
ド信号ＬＯＡＤが「１」になり、ＲＡＭ２が出力する値
Ｘ０（＝Ｄ６３）と乗算結果（Ｄ０＋Ｄ１２６）・Ｋ０
の加算を行い、次いで乗算結果の累算を行う。Ｋｎ＝０
（但し、ｎ＝１，３，・・・，１２５）であるので、累
算結果Ｓは（数１）となり、
【０００５】
【数１】
データＤｎと係数Ｋｎの積和を得ることができる。この
値がクロック信号ＣＫによってラッチ８に格納される。
値がクロック信号ＣＫによってラッチ８に格納される。
【０００６】以上のように、予めデータＤ２ｎとＤ１２
６−ｎを加算した後に係数Ｋｎを乗算するようにしてい
るため、乗算回数を係数がゼロでないタップ数の半分に
押えながら入力されるデータＤｎのフィルタリングを行
い、デシメーションを行うことができる。
６−ｎを加算した後に係数Ｋｎを乗算するようにしてい
るため、乗算回数を係数がゼロでないタップ数の半分に
押えながら入力されるデータＤｎのフィルタリングを行
い、デシメーションを行うことができる。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、Ｄ２ｎ＋Ｄ１２６−ｎの加算を１回行う
ためにＲＡＭ１を２回読み出さなければならず、加算器
１１，乗算器３と比較して倍のスピードが必要になると
いう問題点があった。
うな構成では、Ｄ２ｎ＋Ｄ１２６−ｎの加算を１回行う
ためにＲＡＭ１を２回読み出さなければならず、加算器
１１，乗算器３と比較して倍のスピードが必要になると
いう問題点があった。
【０００８】本発明は上記の問題点に鑑み、ＲＡＭの読
み出しサイクルが、加算器、或いは乗算器と同等で良い
デシメーション用ディジタルフィルタを提供することを
目的とするものである。
み出しサイクルが、加算器、或いは乗算器と同等で良い
デシメーション用ディジタルフィルタを提供することを
目的とするものである。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明によるデシメーション用ディジタルフィルタは
、入力されるディジタルデータを格納する格納する第１
，第２，第３の記憶装置と、第１種ナイキスト基準を満
足する係数データを格納した係数メモリと、前記第１，
第２，第３の記憶装置に対して所定のデータを読み出す
べくアドレス信号を発生するアドレス発生器と、前記第
１，第２の記憶装置より読み出されるデータを加算する
加算器と、前記加算器出力と前記係数データとの乗算を
行う乗算器と、上記第１の記憶装置と上記係数メモリの
データに格納されたデータの乗算を行う乗算器と、前記
乗算器出力の累算と、前記第３の記憶装置より読み出し
たデータとの加算を行う累算器と、を備え、一定のサン
プリングレートで与えられる入力データを前記第１，第
３，第２，第３の記憶装置の順で順次格納するようにし
たものである。
に本発明によるデシメーション用ディジタルフィルタは
、入力されるディジタルデータを格納する格納する第１
，第２，第３の記憶装置と、第１種ナイキスト基準を満
足する係数データを格納した係数メモリと、前記第１，
第２，第３の記憶装置に対して所定のデータを読み出す
べくアドレス信号を発生するアドレス発生器と、前記第
１，第２の記憶装置より読み出されるデータを加算する
加算器と、前記加算器出力と前記係数データとの乗算を
行う乗算器と、上記第１の記憶装置と上記係数メモリの
データに格納されたデータの乗算を行う乗算器と、前記
乗算器出力の累算と、前記第３の記憶装置より読み出し
たデータとの加算を行う累算器と、を備え、一定のサン
プリングレートで与えられる入力データを前記第１，第
３，第２，第３の記憶装置の順で順次格納するようにし
たものである。
【００１０】また本発明は、入力されるディジタルデー
タを格納する第１，第２の記憶装置と、係数データを格
納した係数メモリと、前記第１，第２の記憶装置に対し
て所定のデータを読み出すべくアドレス信号を発生する
アドレス発生器と、前記第１，第２の記憶装置より読み
出されるデータを加算する加算器と、前記加算器出力と
前記係数データの乗算を行う乗算器と、前記乗算器出力
の累算を行う累算器と、を備え、一定のサンプリングレ
ートで与えられる入力データを前記第１，第２の記憶装
置に交互に格納するようにしたものである。
タを格納する第１，第２の記憶装置と、係数データを格
納した係数メモリと、前記第１，第２の記憶装置に対し
て所定のデータを読み出すべくアドレス信号を発生する
アドレス発生器と、前記第１，第２の記憶装置より読み
出されるデータを加算する加算器と、前記加算器出力と
前記係数データの乗算を行う乗算器と、前記乗算器出力
の累算を行う累算器と、を備え、一定のサンプリングレ
ートで与えられる入力データを前記第１，第２の記憶装
置に交互に格納するようにしたものである。
【００１１】
【作用】上記のように、一定のサンプリングレートで与
えられる入力データを第１，第２の記憶装置に交互に格
納するようにしたため、第１，第２の記憶装置の間でデ
ータのやり取りを行う必要もなく、記憶装置の読み出し
サイクルを乗算器、加算器等の演算サイクルと同等にす
ることができる。
えられる入力データを第１，第２の記憶装置に交互に格
納するようにしたため、第１，第２の記憶装置の間でデ
ータのやり取りを行う必要もなく、記憶装置の読み出し
サイクルを乗算器、加算器等の演算サイクルと同等にす
ることができる。
【００１２】
【実施例】以下、図面に基づき本発明の説明を行う。
【００１３】図１は本発明によるデシメーション用ディ
ジタルフィルタの実施例である。この図を説明すると、
１，２，４はＲＡＭ（記憶装置）であり、書き込み信号
ＷＥ１，ＷＥ２，ＷＥ３によって入力されるデータを記
憶する。３は乗算器である。１８は係数ＲＯＭであり、
タップ係数を記憶している。ここでは第１種ナイキスト
基準を満たす１２７タップの規格化されたタップ係数Ｋ
０〜Ｋ１２６の内、前半部における交互に現われる０及
び最大値（Ｋ６３＝１）を除いたデータ（Ｋｎ、ｎ＝０
，２，４，・・・，６２）を記憶している。また、その
周波数特性は、周波数０．２５Ｆｓ以上を急峻に減衰さ
せるようなものとなっている。５は累算器であり、端子
Ｘに与えられたデータの累算を行う。また、端子Ｌに与
えられるロード信号ＬＯＡＤが「１」になると、端子Ａ
より与えられたデータを初期値として取り込む。７，１
６，１７はアドレス発生器であり、ＲＡＭ１，２，４に
対するアドレス信号を発生する。
ジタルフィルタの実施例である。この図を説明すると、
１，２，４はＲＡＭ（記憶装置）であり、書き込み信号
ＷＥ１，ＷＥ２，ＷＥ３によって入力されるデータを記
憶する。３は乗算器である。１８は係数ＲＯＭであり、
タップ係数を記憶している。ここでは第１種ナイキスト
基準を満たす１２７タップの規格化されたタップ係数Ｋ
０〜Ｋ１２６の内、前半部における交互に現われる０及
び最大値（Ｋ６３＝１）を除いたデータ（Ｋｎ、ｎ＝０
，２，４，・・・，６２）を記憶している。また、その
周波数特性は、周波数０．２５Ｆｓ以上を急峻に減衰さ
せるようなものとなっている。５は累算器であり、端子
Ｘに与えられたデータの累算を行う。また、端子Ｌに与
えられるロード信号ＬＯＡＤが「１」になると、端子Ａ
より与えられたデータを初期値として取り込む。７，１
６，１７はアドレス発生器であり、ＲＡＭ１，２，４に
対するアドレス信号を発生する。
【００１４】次に、本実施例の動作を図２に示すタイミ
ング図とともに説明する。アドレス発生器７はＲＡＭ２
に対して、周期Ｔ（Ｔ＝１／ｆｓ）毎に変化する０〜３
１の値を繰り返し発生する。周期Ｔには０〜３１のタイ
ムスロット（以下、ＴＳと称す）があり、アドレス発生
器１６，１７はＲＡＭ１，４に対して図２に示す通りの
アドレス信号を発生する。
ング図とともに説明する。アドレス発生器７はＲＡＭ２
に対して、周期Ｔ（Ｔ＝１／ｆｓ）毎に変化する０〜３
１の値を繰り返し発生する。周期Ｔには０〜３１のタイ
ムスロット（以下、ＴＳと称す）があり、アドレス発生
器１６，１７はＲＡＭ１，４に対して図２に示す通りの
アドレス信号を発生する。
【００１５】まずＴＳ＝０において、制御信号ＯＥ２が
「１」になり、トライステートゲート２２が開いて入力
データＤ１２６がＲＡＭ４とラッチ１３に与えられる。 このとき書き込み信号ＷＥ２が「１」になり、ＲＡＭ４
に入力データＤ１２６が書き込まれる。一方、ＲＡＭ１
からは、アドレス０に格納された過去の入力データＤ０
が読み出され、ラッチ１２に与えられる。加算器１１が
これら２個のデータＤ１２６とＤ０の加算を行い（ＴＳ
＝１）、加算結果Ｓ０をラッチ１５に与える。乗算器３
は、ラッチ１５に与えられた加算結果Ｓ０と係数ＲＯＭ
１８より与えられた係数Ｋ０の乗算を行い（ＴＳ＝２）
、乗算結果Ｍ０がラッチ１９に与える。累算器５では、
ＴＳ＝３において、ＬＯＡＤ信号が「１」になるため、
累算器５にはＲＡＭ２におけるアドレス０の値Ｄ６３と
乗算結果Ｍ０の加算が行われる。以後はＬＯＡＤ信号が
「０」になるので乗算結果Ｍｎが累算され、次の周期Ｔ
におけるＴＳ＝２において、最終的な累算結果Ａ３１が
得られる。ここで、Ａ３１は（数２）の通りとなる。
「１」になり、トライステートゲート２２が開いて入力
データＤ１２６がＲＡＭ４とラッチ１３に与えられる。 このとき書き込み信号ＷＥ２が「１」になり、ＲＡＭ４
に入力データＤ１２６が書き込まれる。一方、ＲＡＭ１
からは、アドレス０に格納された過去の入力データＤ０
が読み出され、ラッチ１２に与えられる。加算器１１が
これら２個のデータＤ１２６とＤ０の加算を行い（ＴＳ
＝１）、加算結果Ｓ０をラッチ１５に与える。乗算器３
は、ラッチ１５に与えられた加算結果Ｓ０と係数ＲＯＭ
１８より与えられた係数Ｋ０の乗算を行い（ＴＳ＝２）
、乗算結果Ｍ０がラッチ１９に与える。累算器５では、
ＴＳ＝３において、ＬＯＡＤ信号が「１」になるため、
累算器５にはＲＡＭ２におけるアドレス０の値Ｄ６３と
乗算結果Ｍ０の加算が行われる。以後はＬＯＡＤ信号が
「０」になるので乗算結果Ｍｎが累算され、次の周期Ｔ
におけるＴＳ＝２において、最終的な累算結果Ａ３１が
得られる。ここで、Ａ３１は（数２）の通りとなる。
【００１６】
【数２】
ここで、Ｋ６３＝１、Ｋｎ＝Ｋ１２６−ｎ、Ｋ２ｍ＋１
＝０（ｍ＝０〜３１）であるので、（数２）は（数３）
の通りに表すことができ、デシメーション用にフィルタ
リングされた値が得られることが分かる。
＝０（ｍ＝０〜３１）であるので、（数２）は（数３）
の通りに表すことができ、デシメーション用にフィルタ
リングされた値が得られることが分かる。
【００１７】
【数３】
この値がクロック信号ＣＫによってラッチ８に書き込ま
れる。
れる。
【００１８】次の周期Ｔでは、ＴＳ＝０で、制御信号Ｏ
Ｅ１が「１」になり、ＲＡＭ１とラッチ１２に入力デー
タＤ１２８が与えられる。今回は書き込み信号ＷＥ１が
「１」になり、ＲＡＭ１に入力データＤ１２８が書き込
まれる。また、ＲＡＭ４からは、アドレス１に格納され
た過去の入力データＤ２が読み出され、ラッチ１３に与
えられる。以下同様にして加算，乗算，累算が行われ、
次の周期ＴにおけるＴＳ＝２において、最終的な累算結
果Ａ３１が得られ、デシメーション出力Ｙｎとして出力
される。
Ｅ１が「１」になり、ＲＡＭ１とラッチ１２に入力デー
タＤ１２８が与えられる。今回は書き込み信号ＷＥ１が
「１」になり、ＲＡＭ１に入力データＤ１２８が書き込
まれる。また、ＲＡＭ４からは、アドレス１に格納され
た過去の入力データＤ２が読み出され、ラッチ１３に与
えられる。以下同様にして加算，乗算，累算が行われ、
次の周期ＴにおけるＴＳ＝２において、最終的な累算結
果Ａ３１が得られ、デシメーション出力Ｙｎとして出力
される。
【００１９】以上のようにして入力されるデータの倍の
周期でデータを取り出し、デシメーションが行われる。
周期でデータを取り出し、デシメーションが行われる。
【００２０】このように、初めの（奇数番目の）周期Ｔ
ではＴＳ＝０でＲＡＭ４に入力データＤ１２６が書き込
まれ、ＴＳ＝３０でＲＡＭ２に入力データＤ１２７が書
き込まれる。次いで、２番目の（偶数番目の）周期Ｔで
は、ＴＳ＝０でＲＡＭ１に入力データＤ１２８が書き込
まれ、ＴＳ＝３０でＲＡＭ２に入力データＤ１２９が書
き込まれる。このように、ＲＡＭ４→ＲＡＭ２→ＲＡＭ
１→ＲＡＭ２の順で入力データを交互に格納していくよ
うにしたので、図２に示すとおりのアドレス信号を発生
することにより、加算器１１の出力Ｓｎとして、最初の
周期ＴではＳｎ＝Ｄｎ＋Ｄ１２６ーｎ、一般的に表すと
、Ｎ番目の周期Ｔでは、Ｓｎ＝Ｄ２（Ｎ−１）＋ｎ＋Ｄ
２（Ｎ−１）＋１２６ーｎを得ることができ、乗算回数
をゼロ以外の係数の数の半分にすることができ、更に、
ＲＡＭのアクセスサイクルも加算器１１，乗算器３と同
じにすることができ、しかも全体としてのＲＡＭ容量の
増加はない。
ではＴＳ＝０でＲＡＭ４に入力データＤ１２６が書き込
まれ、ＴＳ＝３０でＲＡＭ２に入力データＤ１２７が書
き込まれる。次いで、２番目の（偶数番目の）周期Ｔで
は、ＴＳ＝０でＲＡＭ１に入力データＤ１２８が書き込
まれ、ＴＳ＝３０でＲＡＭ２に入力データＤ１２９が書
き込まれる。このように、ＲＡＭ４→ＲＡＭ２→ＲＡＭ
１→ＲＡＭ２の順で入力データを交互に格納していくよ
うにしたので、図２に示すとおりのアドレス信号を発生
することにより、加算器１１の出力Ｓｎとして、最初の
周期ＴではＳｎ＝Ｄｎ＋Ｄ１２６ーｎ、一般的に表すと
、Ｎ番目の周期Ｔでは、Ｓｎ＝Ｄ２（Ｎ−１）＋ｎ＋Ｄ
２（Ｎ−１）＋１２６ーｎを得ることができ、乗算回数
をゼロ以外の係数の数の半分にすることができ、更に、
ＲＡＭのアクセスサイクルも加算器１１，乗算器３と同
じにすることができ、しかも全体としてのＲＡＭ容量の
増加はない。
【００２１】ここで、ＲＡＭ１，４に対するアドレス発
生について述べると、要は、ＲＡＭ１及びＲＡＭ４に格
納されているデータを、１番古いものと１番新しいもの
とを対にして順次ＲＡＭ１，ＲＡＭ４より読み出すよう
にアドレスを設定するものである。なお、アドレス発生
の順をＴＳ＝０〜３１の間で前後逆にしても良いことは
（数２）を見れば明らかである。
生について述べると、要は、ＲＡＭ１及びＲＡＭ４に格
納されているデータを、１番古いものと１番新しいもの
とを対にして順次ＲＡＭ１，ＲＡＭ４より読み出すよう
にアドレスを設定するものである。なお、アドレス発生
の順をＴＳ＝０〜３１の間で前後逆にしても良いことは
（数２）を見れば明らかである。
【００２２】図３は本発明によるデシメーション用ディ
ジタルフィルタの他の実施例を示すブロック図である。 なお、この図において図１と同一機能を有するものにつ
いては同一の符号を付し、詳細な説明は省略する。６は
累算器であり、ここでは端子Ｃにクリア信号ＣＬＲが与
えられている。具体的な構成は図７に示す累算器におい
て、セレクタ３７の端子Ｂにゼロが与えられ、端子Ｓに
クリア信号ＣＬＲが与えられているものと考えてよい。 つまり、クリア信号ＣＬＲが「１」になると、端子Ｘに
与えられたデータがそのまま累算器６にロードされる。
ジタルフィルタの他の実施例を示すブロック図である。 なお、この図において図１と同一機能を有するものにつ
いては同一の符号を付し、詳細な説明は省略する。６は
累算器であり、ここでは端子Ｃにクリア信号ＣＬＲが与
えられている。具体的な構成は図７に示す累算器におい
て、セレクタ３７の端子Ｂにゼロが与えられ、端子Ｓに
クリア信号ＣＬＲが与えられているものと考えてよい。 つまり、クリア信号ＣＬＲが「１」になると、端子Ｘに
与えられたデータがそのまま累算器６にロードされる。
【００２３】本実施例は、フィルタ係数が左右対称では
あるが、第１種ナイキスト基準を満たしていない場合に
おけるデシメーション用ディジタルフィルタを示してい
る。この図を図４に示すタイミング図とともに説明する
と、１周期Ｔ内には０〜１３のタイムスロット（ＴＳ）
があり、アドレス発生器１６，１７はＲＡＭ１，４に対
して図４に示す通りのアドレス信号を発生している。
あるが、第１種ナイキスト基準を満たしていない場合に
おけるデシメーション用ディジタルフィルタを示してい
る。この図を図４に示すタイミング図とともに説明する
と、１周期Ｔ内には０〜１３のタイムスロット（ＴＳ）
があり、アドレス発生器１６，１７はＲＡＭ１，４に対
して図４に示す通りのアドレス信号を発生している。
【００２４】まずＴＳ＝０において、ＲＡＭ１，ＲＡＭ
４よりデータＤ１５，Ｄ１４が読み出され、ラッチ１２
，１３に与えられる。加算器１１がこれらの加算を行い
（ＴＳ＝１）、加算結果Ｓ０をラッチ１５に与える。乗
算器３は、ラッチ１５より与えられた加算結果Ｓ０と係
数ＲＯＭ１８より与えられた係数Ｋ０との乗算を行い（
ＴＳ＝２）、その乗算結果Ｍ０がラッチ１９に与えられ
る。 ＴＳ＝３ではクリア信号ＣＬＲが「１」であるので、Ｔ
Ｓ＝４における累算結果Ａ０はＭ０と等しくなる。ＴＳ
＝４以後はクリア信号ＣＬＲが「０」になるので乗算結
果Ｍｎがこの値に累算されていく。
４よりデータＤ１５，Ｄ１４が読み出され、ラッチ１２
，１３に与えられる。加算器１１がこれらの加算を行い
（ＴＳ＝１）、加算結果Ｓ０をラッチ１５に与える。乗
算器３は、ラッチ１５より与えられた加算結果Ｓ０と係
数ＲＯＭ１８より与えられた係数Ｋ０との乗算を行い（
ＴＳ＝２）、その乗算結果Ｍ０がラッチ１９に与えられ
る。 ＴＳ＝３ではクリア信号ＣＬＲが「１」であるので、Ｔ
Ｓ＝４における累算結果Ａ０はＭ０と等しくなる。ＴＳ
＝４以後はクリア信号ＣＬＲが「０」になるので乗算結
果Ｍｎがこの値に累算されていく。
【００２５】ここで、ＴＳ＝１２において、制御信号Ｏ
Ｅ１が「１」になり、トライステートゲート２１が開い
て入力データＤ２７がＲＡＭ１とラッチ１２に与えられ
る。このとき書き込み信号ＷＥ１が「１」になり、ＲＡ
Ｍ１に入力データＤ２７が書き込まれる。一方で、ＲＡ
Ｍ４からはアドレス１２に格納された過去の入力データ
Ｄ２が読み出され、ラッチ１３に与えられる。これら２
個のデータが加算器１１にて加算された後、乗算器３に
よって係数Ｋ１が掛け合わされる。この乗算結果Ｍ１２
が累算器６に与えられ、累算結果Ａ１２が得られる。
Ｅ１が「１」になり、トライステートゲート２１が開い
て入力データＤ２７がＲＡＭ１とラッチ１２に与えられ
る。このとき書き込み信号ＷＥ１が「１」になり、ＲＡ
Ｍ１に入力データＤ２７が書き込まれる。一方で、ＲＡ
Ｍ４からはアドレス１２に格納された過去の入力データ
Ｄ２が読み出され、ラッチ１３に与えられる。これら２
個のデータが加算器１１にて加算された後、乗算器３に
よって係数Ｋ１が掛け合わされる。この乗算結果Ｍ１２
が累算器６に与えられ、累算結果Ａ１２が得られる。
【００２６】次に、ＴＳ＝１３において、制御信号ＯＥ
２が「１」 なり、トライステートゲート２２が開い
て入力データＤ２８がＲＡＭ４とラッチ１３に与えられ
る。 このとき書き込み信号ＷＥ２が「１」になり、ＲＡＭ４
に入力データＤ２８が書き込まれる。一方で、ＲＡＭ１
からはアドレス１３に格納された過去の入力データＤ１
が読み出され、ラッチ１２に与えられる。これら２個の
データが加算器１１にて加算された後、乗算器３によっ
て係数Ｋ０が掛け合わされる。この乗算結果Ｍ１３が累
算器６に与えられ、累算結果Ａ１３が得られる。累算結
果Ａ１３は（数４）の通りとなり、デシメーション用に
フィルタリングされた値が得られることが分かる。
２が「１」 なり、トライステートゲート２２が開い
て入力データＤ２８がＲＡＭ４とラッチ１３に与えられ
る。 このとき書き込み信号ＷＥ２が「１」になり、ＲＡＭ４
に入力データＤ２８が書き込まれる。一方で、ＲＡＭ１
からはアドレス１３に格納された過去の入力データＤ１
が読み出され、ラッチ１２に与えられる。これら２個の
データが加算器１１にて加算された後、乗算器３によっ
て係数Ｋ０が掛け合わされる。この乗算結果Ｍ１３が累
算器６に与えられ、累算結果Ａ１３が得られる。累算結
果Ａ１３は（数４）の通りとなり、デシメーション用に
フィルタリングされた値が得られることが分かる。
【００２７】
【数４】
この値がクロック信号ＣＫによってラッチ８に書き込ま
れ、デシメーション出力Ｙｎとして出力される。
れ、デシメーション出力Ｙｎとして出力される。
【００２８】以上のようにして入力されるデータの倍の
周期でデータを取り出し、デシメーションが行われる。
周期でデータを取り出し、デシメーションが行われる。
【００２９】このように、ＴＳ＝１２でＲＡＭ１に入力
データＤ２７を書き込み、ＴＳ＝１３でＲＡＭ４に入力
データＤ２８を書き込むというように、ＲＡＭ１，４で
入力データを交互に格納していくようにしたので、図４
に示す通りのアドレス信号を発生することにより、加算
器１１出力Ｓｎとして、最初の周期ＴではＳｎ＝Ｄｎ＋
Ｄ２８ーｎ、一般的に表すと、Ｎ番目の周期Ｔでは、Ｓ
ｎ＝Ｄ２（Ｎ−１）＋ｎ＋Ｄ２（Ｎ−１）＋２８ーｎを
得ることができるため、乗算回数をタップ係数の数の半
分にすることができ、更に、ＲＡＭのアクセスサイクル
も加算器１１、乗算器３と同じにすることができる。し
かも全体としてのＲＡＭ容量の増加はない。
データＤ２７を書き込み、ＴＳ＝１３でＲＡＭ４に入力
データＤ２８を書き込むというように、ＲＡＭ１，４で
入力データを交互に格納していくようにしたので、図４
に示す通りのアドレス信号を発生することにより、加算
器１１出力Ｓｎとして、最初の周期ＴではＳｎ＝Ｄｎ＋
Ｄ２８ーｎ、一般的に表すと、Ｎ番目の周期Ｔでは、Ｓ
ｎ＝Ｄ２（Ｎ−１）＋ｎ＋Ｄ２（Ｎ−１）＋２８ーｎを
得ることができるため、乗算回数をタップ係数の数の半
分にすることができ、更に、ＲＡＭのアクセスサイクル
も加算器１１、乗算器３と同じにすることができる。し
かも全体としてのＲＡＭ容量の増加はない。
【００３０】ここで、ＲＡＭ１，４に対するアドレス発
生器１６，１７の具体例について図５とともに述べる。 その前に、ＲＡＭ１，４に対するアドレスがどのように
変化するかを（表１）に示す。
生器１６，１７の具体例について図５とともに述べる。 その前に、ＲＡＭ１，４に対するアドレスがどのように
変化するかを（表１）に示す。
【００３１】
【表１】これより、最初０→１３の順で与えられていた
アドレスが、７周期後（第８周期目）には１３→０の順
で与えられることが分かる。つまり、１４周期後には再
び０→１３の順でアドレスが与えられ、周期的な変化を
することが分かる。故に、タイムスロットを表わす４ビ
ットの信号を用い、ＭＳＢを１／１４分周を行うカウン
タ３０に入力し、その出力とタイムスロットを表わす４
ビットの信号をＲＯＭ３１に入力してＲＯＭ３１の出力
をＲＡＭ１へのアドレス信号として用いれば良いもので
ある。
アドレスが、７周期後（第８周期目）には１３→０の順
で与えられることが分かる。つまり、１４周期後には再
び０→１３の順でアドレスが与えられ、周期的な変化を
することが分かる。故に、タイムスロットを表わす４ビ
ットの信号を用い、ＭＳＢを１／１４分周を行うカウン
タ３０に入力し、その出力とタイムスロットを表わす４
ビットの信号をＲＯＭ３１に入力してＲＯＭ３１の出力
をＲＡＭ１へのアドレス信号として用いれば良いもので
ある。
【００３２】
【発明の効果】以上述べたように本発明は、入力される
ディジタルデータを格納する格納する第１，第２，第３
の記憶装置と、第１種ナイキスト基準を満足する係数デ
ータを格納した係数メモリと、前記第１，第２，第３の
記憶装置に対して所定のデータを読み出すべくアドレス
信号を発生するアドレス発生器と、前記第１，第２の記
憶装置より読み出されるデータを加算する加算器と、前
記加算器の出力と前記係数データの乗算を行う乗算器と
、上記第１の記憶装置と上記係数メモリのデータに格納
されたデータの乗算を行う乗算器と、前記乗算器出力の
累算と、前記第３の記憶装置より読み出したデータとの
加算を行う累算器と、を備え、一定のサンプリングレー
トで与えられる入力データを前記第１，第３，第２，第
３の記憶装置の順で順次格納するようにしたことにより
、ＲＡＭ容量を増加させることなく読み出しサイクルを
、加算器、或いは乗算器と同等にできるという優れた効
果を有するものである。
ディジタルデータを格納する格納する第１，第２，第３
の記憶装置と、第１種ナイキスト基準を満足する係数デ
ータを格納した係数メモリと、前記第１，第２，第３の
記憶装置に対して所定のデータを読み出すべくアドレス
信号を発生するアドレス発生器と、前記第１，第２の記
憶装置より読み出されるデータを加算する加算器と、前
記加算器の出力と前記係数データの乗算を行う乗算器と
、上記第１の記憶装置と上記係数メモリのデータに格納
されたデータの乗算を行う乗算器と、前記乗算器出力の
累算と、前記第３の記憶装置より読み出したデータとの
加算を行う累算器と、を備え、一定のサンプリングレー
トで与えられる入力データを前記第１，第３，第２，第
３の記憶装置の順で順次格納するようにしたことにより
、ＲＡＭ容量を増加させることなく読み出しサイクルを
、加算器、或いは乗算器と同等にできるという優れた効
果を有するものである。
【００３３】また、入力されるディジタルデータを格納
する第１，第２の記憶装置と、係数データを格納した係
数メモリと、前記第１，第２の記憶装置に対して所定の
データを読み出すべくアドレス信号を発生するアドレス
発生器と、前記第１，第２の記憶装置より読み出される
データを加算する加算器と、前記加算器出力と前記係数
データの乗算を行う乗算器と、前記乗算器出力の累算を
行う累算器と、を備え、一定のサンプリングレートで与
えられる入力データを前記第１，第２の記憶装置に交互
に格納するようにしたことにより、ＲＡＭ容量を増加さ
せることなく読み出しサイクルを、加算器、或いは乗算
器と同等にできるという優れた効果を有するものである
。
する第１，第２の記憶装置と、係数データを格納した係
数メモリと、前記第１，第２の記憶装置に対して所定の
データを読み出すべくアドレス信号を発生するアドレス
発生器と、前記第１，第２の記憶装置より読み出される
データを加算する加算器と、前記加算器出力と前記係数
データの乗算を行う乗算器と、前記乗算器出力の累算を
行う累算器と、を備え、一定のサンプリングレートで与
えられる入力データを前記第１，第２の記憶装置に交互
に格納するようにしたことにより、ＲＡＭ容量を増加さ
せることなく読み出しサイクルを、加算器、或いは乗算
器と同等にできるという優れた効果を有するものである
。
【図１】本発明の一実施例におけるデシメーション用デ
ィジタルフィルタの構成を示すブロック図
ィジタルフィルタの構成を示すブロック図
【図２】図１
における各種データのタイミングを示すタイミング図
における各種データのタイミングを示すタイミング図
【図３】本発明の他の実施例におけるデシメーション用
ディジタルフィルタの構成を示すブロック図
ディジタルフィルタの構成を示すブロック図
【図４】図
３における各種データのタイミングを示すタイミング図
３における各種データのタイミングを示すタイミング図
【図５】本発明によるデシメーション用ディジタルフィ
ルタにおいて用いたアドレス発生器１６の具体例を示す
ブロック図
ルタにおいて用いたアドレス発生器１６の具体例を示す
ブロック図
【図６】従来のデシメーション用ディジタルフィルタの
構成を示すブロック図
構成を示すブロック図
【図７】図１，図７における累算器５の具体例を示すブ
ロック図
ロック図
１，２，４ ＲＡＭ
３ 乗算器
５，６ 累算器
１１ 加算器
１８ 係数ＲＯＭ
７，１６，１７ アドレス発生器
Claims (2)
- 【請求項１】 入力されるディジタルデータを格納す
る格納する第１，第２，第３の記憶装置と、第１種ナイ
キスト基準を満足する係数データを格納した係数メモリ
と、前記第１，第２，第３の記憶装置に対して所定のデ
ータを読み出すべくアドレス信号を発生するアドレス発
生器と、前記第１，第２の記憶装置より読み出されるデ
ータを加算する加算器と、前記加算器出力と前記係数デ
ータの乗算を行う乗算器と、上記第１の記憶装置と上記
係数メモリのデータに格納されたデータの乗算を行う乗
算器と、前記乗算器出力の累算と、前記第３の記憶装置
より読み出したデータとの加算を行う累算器と、を備え
、一定のサンプリングレートで与えられる入力データを
前記第１，第３，第２，第３の記憶装置の順で順次格納
するようにしたデシメーション用ディジタルフィルタ。 - 【請求項２】 入力されるディジタルデータを格納す
る第１，第２の記憶装置と、係数データを格納した係数
メモリと、前記第１，第２の記憶装置に対して所定のデ
ータを読み出すべくアドレス信号を発生するアドレス発
生器と、前記第１，第２の記憶装置より読み出されるデ
ータを加算する加算器と、前記加算器出力と前記係数デ
ータの乗算を行う乗算器と、前記乗算器出力の累算を行
う累算器と、を備え、一定のサンプリングレートで与え
られる入力データを前記第１，第２の記憶装置に交互に
格納するようにしたデシメーション用ディジタルフィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077535A JPH04311106A (ja) | 1991-04-10 | 1991-04-10 | デシメーション用ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077535A JPH04311106A (ja) | 1991-04-10 | 1991-04-10 | デシメーション用ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311106A true JPH04311106A (ja) | 1992-11-02 |
Family
ID=13636683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077535A Pending JPH04311106A (ja) | 1991-04-10 | 1991-04-10 | デシメーション用ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04311106A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252516A (ja) * | 1988-08-16 | 1990-02-22 | Matsushita Electric Ind Co Ltd | デシメーション用ディジタルフィルタ |
| JPH02264509A (ja) * | 1989-04-04 | 1990-10-29 | Pioneer Electron Corp | デジタルフィルタ |
| JPH0438005A (ja) * | 1990-06-04 | 1992-02-07 | Nec Corp | ディジタル信号処理回路 |
-
1991
- 1991-04-10 JP JP3077535A patent/JPH04311106A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252516A (ja) * | 1988-08-16 | 1990-02-22 | Matsushita Electric Ind Co Ltd | デシメーション用ディジタルフィルタ |
| JPH02264509A (ja) * | 1989-04-04 | 1990-10-29 | Pioneer Electron Corp | デジタルフィルタ |
| JPH0438005A (ja) * | 1990-06-04 | 1992-02-07 | Nec Corp | ディジタル信号処理回路 |
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