JPH02265248A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPH02265248A JPH02265248A JP8569189A JP8569189A JPH02265248A JP H02265248 A JPH02265248 A JP H02265248A JP 8569189 A JP8569189 A JP 8569189A JP 8569189 A JP8569189 A JP 8569189A JP H02265248 A JPH02265248 A JP H02265248A
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- polysilicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 239000000969 carrier Substances 0.000 abstract description 8
- 150000002500 ions Chemical class 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000013459 approach Methods 0.000 abstract description 2
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯＳ型トランジスタ、特にＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するトラ
ンジスタの製造方法に関する。
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するトラ
ンジスタの製造方法に関する。
（従来の技術）
トランジスタが微細化されるに伴ない、ドレイン近傍に
電界が集中しホットキャリアが発生し、閾値変動等の特
性劣化を引き起こす。従来、この電界を緩和するために
第３図に示すように、２種類の不純物濃度を有し、チャ
ネル側に低濃度の不純物領域がくる構造即ちＬＤＤ構造
のトランジスタが多く使用されている。第３図において
、６はポリシリコン、７はゲート酸化膜、８はスペーサ
９は不純物拡散領域（低濃度）、１０は不純物拡散領域
（高濃度）、・１１は基板である。
電界が集中しホットキャリアが発生し、閾値変動等の特
性劣化を引き起こす。従来、この電界を緩和するために
第３図に示すように、２種類の不純物濃度を有し、チャ
ネル側に低濃度の不純物領域がくる構造即ちＬＤＤ構造
のトランジスタが多く使用されている。第３図において
、６はポリシリコン、７はゲート酸化膜、８はスペーサ
９は不純物拡散領域（低濃度）、１０は不純物拡散領域
（高濃度）、・１１は基板である。
（発明が解決しようとする課題）
しかしながら、上記従来のＬＤＤ構造のトランジスタは
、以前のトランジスタよりホットキャリアの発生は抑え
られているものの皆無ではなく、しかもホットキャリア
の発生する箇所がスペーサーの下となり、このスペーサ
ーは気相成長した酸化膜であるためトラップ準位が多く
トラップされ易い、さらにスペーサーには強制的に電位
を与えないので、トラップされたホットキャリアは直接
チャネル部に影響を及ぼすことになる。
、以前のトランジスタよりホットキャリアの発生は抑え
られているものの皆無ではなく、しかもホットキャリア
の発生する箇所がスペーサーの下となり、このスペーサ
ーは気相成長した酸化膜であるためトラップ準位が多く
トラップされ易い、さらにスペーサーには強制的に電位
を与えないので、トラップされたホットキャリアは直接
チャネル部に影響を及ぼすことになる。
本発明は上記従来の問題を解決するＭＯ３型トランジス
タの製造方法を提供することを目的とするものである。
タの製造方法を提供することを目的とするものである。
（課題を解決するための手段）
本発明は上記目的を達成するために、トランジスタとし
ては、ＬＤＤ構造の低濃度不純物領域の上にトラップ準
位の少ない熱酸化膜がくるようにする。この熱酸化膜上
にはゲート電極となるポリシリコンを成長させた構造で
ある。上記構造のトランジスタを形成するため、半導体
基板上に絶縁膜を形成し、絶縁膜上にポリシリコンを成
長させ、前記ポリシリコン中の不純物濃度がポリシリコ
ン上端から下端へ負の濃度勾配をもつようにさせるよう
にする製造方法である。
ては、ＬＤＤ構造の低濃度不純物領域の上にトラップ準
位の少ない熱酸化膜がくるようにする。この熱酸化膜上
にはゲート電極となるポリシリコンを成長させた構造で
ある。上記構造のトランジスタを形成するため、半導体
基板上に絶縁膜を形成し、絶縁膜上にポリシリコンを成
長させ、前記ポリシリコン中の不純物濃度がポリシリコ
ン上端から下端へ負の濃度勾配をもつようにさせるよう
にする製造方法である。
（作 用）
したがって、本発明の製造方法によって作成されたトラ
ンジスタは、不純物領域に電界が集中し、ホットキャリ
アが発生しても上の熱酸化膜はトラップ準位が少ないた
めトラップされにくい。また、トラップされたとしても
熱酸化には強制的に電圧が印加されているので、トラッ
プされたキャリアがチャネル部に悪影響を及ぼすことは
ない。さらに、低濃度の不純物領域は水平方向に濃度勾
配をもっており、濃度分布が均一な場合程相互コンダク
タンスの低下のないトランジスタを製造することができ
る。
ンジスタは、不純物領域に電界が集中し、ホットキャリ
アが発生しても上の熱酸化膜はトラップ準位が少ないた
めトラップされにくい。また、トラップされたとしても
熱酸化には強制的に電圧が印加されているので、トラッ
プされたキャリアがチャネル部に悪影響を及ぼすことは
ない。さらに、低濃度の不純物領域は水平方向に濃度勾
配をもっており、濃度分布が均一な場合程相互コンダク
タンスの低下のないトランジスタを製造することができ
る。
（実施例）
第１図は本発明の一実施例の工程によって製造されたト
ランジスタの構造断面を示す図である。
ランジスタの構造断面を示す図である。
第１図において、１はポリシリコン、２はグー１−酸化
膜、３は不純物拡散領域（低濃度）、４は不純物拡散領
域（高濃度）、５は基板である。
膜、３は不純物拡散領域（低濃度）、４は不純物拡散領
域（高濃度）、５は基板である。
第２図は本発明の一実施例の工程を示す図である。第２
図において、数字１〜５は第１図の対応する数字と同一
の内容を示している。
図において、数字１〜５は第１図の対応する数字と同一
の内容を示している。
次に本発明の製造方法を説明する。基板５を熱酸化しゲ
ート酸化膜２を形成する（第２図（ａ））。
ート酸化膜２を形成する（第２図（ａ））。
次にゲート酸化膜２上にゲート電極用のポリシリコン１
を成長させ、さらにポリシリコン１の全面にイオン注入
を行うと不純物濃度勾配をもつポリシリコンが形成され
る（第２図（ｂ））。このとき、不純物イオンが基板５
に突き抜けないように加速電圧を設定する必要がある。
を成長させ、さらにポリシリコン１の全面にイオン注入
を行うと不純物濃度勾配をもつポリシリコンが形成され
る（第２図（ｂ））。このとき、不純物イオンが基板５
に突き抜けないように加速電圧を設定する必要がある。
次に、ゲート電極部にレジストによりマスクをした後ポ
リシリコンエツチングを行うと、ポリシリコン中の不純
物濃度は基板に近づくにつれて小さくなる。例えばＳＦ
、を用いたプラズマエツチングをすると、ポリシリコン
中のイオン注入による不純物濃度プロファイルに対応し
た第２図（ｃ）に示されるポリシリコン壬ツチング形状
が形成される。
リシリコンエツチングを行うと、ポリシリコン中の不純
物濃度は基板に近づくにつれて小さくなる。例えばＳＦ
、を用いたプラズマエツチングをすると、ポリシリコン
中のイオン注入による不純物濃度プロファイルに対応し
た第２図（ｃ）に示されるポリシリコン壬ツチング形状
が形成される。
次に、ポリシリコン膜厚の薄い部分のみ不純物イオンが
突き抜ける条件でイオン注入を行うと。
突き抜ける条件でイオン注入を行うと。
基板５に不純物拡散領域（低濃度）３が形成される（第
２図（ｄ））。さらに、ポリシリコンの膜厚の大小にか
かわらずポリシリコンが注入マスクとなる条件でイオン
注入を行うと、不純物拡散領域（高濃度）４が形成され
（第２図（ｅ））、第１図のＬＤＤ構造のトランジスタ
を得ることができる。
２図（ｄ））。さらに、ポリシリコンの膜厚の大小にか
かわらずポリシリコンが注入マスクとなる条件でイオン
注入を行うと、不純物拡散領域（高濃度）４が形成され
（第２図（ｅ））、第１図のＬＤＤ構造のトランジスタ
を得ることができる。
（発明の効果）
本発明は上記実施例から明らかなように、トランジスタ
の信頼性向上が大きく図られたＬＤＤ構造のトランジス
タを形成することができる。また、従来のＬＤＤ構造を
形成する時のようなスペーサーを必要としないため、気
相成長及びエツチングの工程が省略できる効果を有する
。
の信頼性向上が大きく図られたＬＤＤ構造のトランジス
タを形成することができる。また、従来のＬＤＤ構造を
形成する時のようなスペーサーを必要としないため、気
相成長及びエツチングの工程が省略できる効果を有する
。
第１図は本発明の一実施例の製造方法によって製造され
たＬＤＤ構造のトランジスタの断面図、第２図は本発明
の一実施例の製造方法の工程図、第３図は従来のＬＤＤ
構造のトランジスタの断面図である。 １．６・・・ポリシリコン、 ２，７・・・ゲート酸化
膜、 ３，９ ・・・不純物拡散領域（低濃度）、４．
１０・・・不純物拡散領域（高濃度）、 ５，１１・・
・基板、 ８・・・スペーサー 特許出願人 松下電子工業株式会社 第 図 ポリシリコン ５茎檄 第 図 第 図 ↓ ↓ ↓ ↓ ↓イオン麩 第 図 ホ゛リシリコン
たＬＤＤ構造のトランジスタの断面図、第２図は本発明
の一実施例の製造方法の工程図、第３図は従来のＬＤＤ
構造のトランジスタの断面図である。 １．６・・・ポリシリコン、 ２，７・・・ゲート酸化
膜、 ３，９ ・・・不純物拡散領域（低濃度）、４．
１０・・・不純物拡散領域（高濃度）、 ５，１１・・
・基板、 ８・・・スペーサー 特許出願人 松下電子工業株式会社 第 図 ポリシリコン ５茎檄 第 図 第 図 ↓ ↓ ↓ ↓ ↓イオン麩 第 図 ホ゛リシリコン
Claims (1)
- 半導体基板上に絶縁膜を形成し、前記絶縁膜上にポリシ
リコンを成長させ、前記ポリシリコン中の不純物濃度が
ポリシリコン上端から下端へ負の濃度勾配をもつように
することを特徴とするＭＯＳ型トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8569189A JPH02265248A (ja) | 1989-04-06 | 1989-04-06 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8569189A JPH02265248A (ja) | 1989-04-06 | 1989-04-06 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02265248A true JPH02265248A (ja) | 1990-10-30 |
Family
ID=13865867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8569189A Pending JPH02265248A (ja) | 1989-04-06 | 1989-04-06 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02265248A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555885B2 (en) | 2001-01-11 | 2003-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6730584B2 (en) * | 1999-06-15 | 2004-05-04 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| US6812530B2 (en) | 1999-06-11 | 2004-11-02 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| US8698248B2 (en) | 2007-04-27 | 2014-04-15 | Yoshikazu Moriwaki | Semiconductor device and method of forming the same |
-
1989
- 1989-04-06 JP JP8569189A patent/JPH02265248A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812530B2 (en) | 1999-06-11 | 2004-11-02 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| US6730584B2 (en) * | 1999-06-15 | 2004-05-04 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| US6908803B2 (en) | 1999-06-15 | 2005-06-21 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| US6555885B2 (en) | 2001-01-11 | 2003-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US8698248B2 (en) | 2007-04-27 | 2014-04-15 | Yoshikazu Moriwaki | Semiconductor device and method of forming the same |
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