JPH022673A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH022673A JPH022673A JP63148109A JP14810988A JPH022673A JP H022673 A JPH022673 A JP H022673A JP 63148109 A JP63148109 A JP 63148109A JP 14810988 A JP14810988 A JP 14810988A JP H022673 A JPH022673 A JP H022673A
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- JP
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- region
- memory cell
- channel stopper
- integrated circuit
- channel
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、記憶回路
を有する半導体集積回路装置に適用して有効な技術に関
するものである。
を有する半導体集積回路装置に適用して有効な技術に関
するものである。
本発明者が開発中の縦型マスクＲＯＭ （ＲｅａｄＯｎ
ｌｙ Ｍｅｍｏｒｙ）は１又は４［Ｍｂｉｔｌの人容景
を有している。この種の縦型マスクＲＯＭの１ ［ｂｉ
ｔ］の情報を形成するメモリセルは１つのＭＩＳＦＥＴ
で４ｔ＋戊されている。メモリセルは出力ビツト数に対
応させて８個、１６個又は３２個直列に接続されている
。
ｌｙ Ｍｅｍｏｒｙ）は１又は４［Ｍｂｉｔｌの人容景
を有している。この種の縦型マスクＲＯＭの１ ［ｂｉ
ｔ］の情報を形成するメモリセルは１つのＭＩＳＦＥＴ
で４ｔ＋戊されている。メモリセルは出力ビツト数に対
応させて８個、１６個又は３２個直列に接続されている
。
この直列に接続された複数個のメモリセルのうち、一端
側のメモリセルにはカラムセレクト用ＭＩＳＦＥＴを介
在させてデータ線が接続されている。他端側のメモリセ
ルにはソースａ（接地電位）が接続されている。
側のメモリセルにはカラムセレクト用ＭＩＳＦＥＴを介
在させてデータ線が接続されている。他端側のメモリセ
ルにはソースａ（接地電位）が接続されている。
前記縦型マスクＲＯＭのメモリセルアレイに配列゛され
た夫々のメモリセルであろＭ Ｉ Ｓ ＦＥＴはｎチャ
ネルで構成されている。このＭ Ｉ Ｓ ＦＥＴはフィ
ールド絶縁膜及びチャネルストッパ領域で周囲を規定さ
れ他の領域と電気的に分離されている。フィールド絶縁
膜は例えば比較的厚い膜厚の酸化珪素膜で形成されてい
る。チャネルストッパ領域はｐ型半導体基板（又はｐ型
ウェル領域）と同一心電型でそれに比べて若干高い不純
物−度で構成されている。チャネルストッパ領域は半導
体基板、フィールド絶縁膜及びその上部に延在する配線
（例えばワード線やデータ線）で形成される寄生ＭＯ３
のしきい値電圧を高めるように構成されている。
た夫々のメモリセルであろＭ Ｉ Ｓ ＦＥＴはｎチャ
ネルで構成されている。このＭ Ｉ Ｓ ＦＥＴはフィ
ールド絶縁膜及びチャネルストッパ領域で周囲を規定さ
れ他の領域と電気的に分離されている。フィールド絶縁
膜は例えば比較的厚い膜厚の酸化珪素膜で形成されてい
る。チャネルストッパ領域はｐ型半導体基板（又はｐ型
ウェル領域）と同一心電型でそれに比べて若干高い不純
物−度で構成されている。チャネルストッパ領域は半導
体基板、フィールド絶縁膜及びその上部に延在する配線
（例えばワード線やデータ線）で形成される寄生ＭＯ３
のしきい値電圧を高めるように構成されている。
前記メモリセルの周囲を規定するフィールド絶縁膜及び
チャネルストッパ領域は、デコーダ回路等の周辺回路を
構成するｎチャネルＭＩＳＦＥＴのそれと同一製造工程
で形成されている。
チャネルストッパ領域は、デコーダ回路等の周辺回路を
構成するｎチャネルＭＩＳＦＥＴのそれと同一製造工程
で形成されている。
なお、縦型マスクＲＯＭについては、例えば。
ナショナルテクニカルレポート第３２巻第１号１９８６
年２月（Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｅ
ｐｏｒｔＶｏｌ、３２ Ｎｏ、ｌ Ｆｅｂ、１９８６）
に記載されている。
年２月（Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｅ
ｐｏｒｔＶｏｌ、３２ Ｎｏ、ｌ Ｆｅｂ、１９８６）
に記載されている。
本発明者は、前述の縦型マスクＲＯＭの大容量化に伴い
、次の問題点が生じることを見出した。
、次の問題点が生じることを見出した。
前記縦型マスクＲＯＭは、大容量化に伴う高集積化によ
って、メモリセル、周辺回路のＭＩＳＦＥＴの夫々の周
囲を規定するチャネルストッパ領域の不純物、濃度が高
くなる傾向にある。これは。
って、メモリセル、周辺回路のＭＩＳＦＥＴの夫々の周
囲を規定するチャネルストッパ領域の不純物、濃度が高
くなる傾向にある。これは。
フィールド絶縁膜の寸法の縮小、つまり寄生ＭＯ８のゲ
ート長の縮小やフィールド絶縁膜の１ｉｔｔ膜化による
寄生ＭＯ３のＯＮ動作を防止するためである。チャネル
ストッパ領域の不純物濃度が高くなると、メモリセルで
あるＭＩＳＦＥＴのソース領域、トレイン領域の夫々と
のｐｎ接合容量が増大する。このｐｎｎ接合容量メモリ
セルに接続されるデータ線に付加されるので、データ線
の負荷容量が増大し、情報読小動作速度が低下する。
ート長の縮小やフィールド絶縁膜の１ｉｔｔ膜化による
寄生ＭＯ３のＯＮ動作を防止するためである。チャネル
ストッパ領域の不純物濃度が高くなると、メモリセルで
あるＭＩＳＦＥＴのソース領域、トレイン領域の夫々と
のｐｎ接合容量が増大する。このｐｎｎ接合容量メモリ
セルに接続されるデータ線に付加されるので、データ線
の負荷容量が増大し、情報読小動作速度が低下する。
特に、この種の大容量の縦型マスクＲＯＭは。
ショートチャネル効果を防止するために半導体基板の不
純物濃度を高く形成している。このため、メモリセルで
あるＭＩＳＦＥＴのソース領域、ドレイン領域の夫々と
半導体基板とのｐｎ接合容量が増大するので、前述の問
題が顕著に生じる。
純物濃度を高く形成している。このため、メモリセルで
あるＭＩＳＦＥＴのソース領域、ドレイン領域の夫々と
半導体基板とのｐｎ接合容量が増大するので、前述の問
題が顕著に生じる。
また、本発明者は前述の問題を解決するためにチャネル
ストッパ領域の不純物濃度を低く設定することを考えた
が、寄生ＭＯ８がＯＮ動作し易く、ＤＣランチアップを
生しるので、縦型マスクＲＯＭの電気的信頼性を低下さ
せてしまう問題が残る。
ストッパ領域の不純物濃度を低く設定することを考えた
が、寄生ＭＯ８がＯＮ動作し易く、ＤＣランチアップを
生しるので、縦型マスクＲＯＭの電気的信頼性を低下さ
せてしまう問題が残る。
また、本発明者は同様に前述の問題を解決するためにデ
ータ線を分割して分割された１つのデータ線の負荷容量
を低減することを考えたが、デコーダ数が増加するので
、縦型マスクＲＯＭの集積度を低下させてしまう問題が
残る。
ータ線を分割して分割された１つのデータ線の負荷容量
を低減することを考えたが、デコーダ数が増加するので
、縦型マスクＲＯＭの集積度を低下させてしまう問題が
残る。
本発明の目的は、記憶回路を有する半導体集積回路装置
において、動作速度の高速化を図ることが可能な技術を
提供することにある。
において、動作速度の高速化を図ることが可能な技術を
提供することにある。
本発明の他の目的は、前記記憶回路を有する半導体集積
回路装置において、前記目的を達成すると共に、電気的
信頼性を向上し、かつ集積度を向上することが可能な技
術を提供することにある。
回路装置において、前記目的を達成すると共に、電気的
信頼性を向上し、かつ集積度を向上することが可能な技
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
記憶回路を有する半導体集積回路装置において、メモリ
セルの周囲を規定するチャネルストッパ領域の不純物濃
度を前記周辺回路の半導体素子の周囲を規定するそれに
比べて低くし、前記メモリセルの動作領域に接続される
データ線に印加される動作電圧を前記周辺回路で使用さ
れるそれに比べて低くする。
セルの周囲を規定するチャネルストッパ領域の不純物濃
度を前記周辺回路の半導体素子の周囲を規定するそれに
比べて低くし、前記メモリセルの動作領域に接続される
データ線に印加される動作電圧を前記周辺回路で使用さ
れるそれに比べて低くする。
また、前記メモリセルに接続されるワード線に印加され
る動作電圧を前記周囲回路で使用されるそれに比べて低
くする。
る動作電圧を前記周囲回路で使用されるそれに比べて低
くする。
上述した手段によれば、前記メモリセルの動作領域とそ
の周囲を規定するチャネルストッパ領域とのｐｎ接合容
量を低減し、データ線の負荷容量を低減することができ
るので、動作速度の高速化を図ることができると共に、
データａ（又はワード線）をゲート電極とする寄生ＭＯ
５のＯＮ動作を防止することができるので、ＤＣラッチ
アップを防止し、電気的信頼性を向上することができる
。
の周囲を規定するチャネルストッパ領域とのｐｎ接合容
量を低減し、データ線の負荷容量を低減することができ
るので、動作速度の高速化を図ることができると共に、
データａ（又はワード線）をゲート電極とする寄生ＭＯ
５のＯＮ動作を防止することができるので、ＤＣラッチ
アップを防止し、電気的信頼性を向上することができる
。
この結果、前記データ線は分割せずに負荷容量を低減す
ることができるので、データ線の分割に伴う集積度の低
下を防止することができる。
ることができるので、データ線の分割に伴う集積度の低
下を防止することができる。
以下、本発明の構成について、縦型マスクＲＯＭに本発
明を適用した一実施例とともに説明する。
明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
本発明の一実施例である縦型マスクＲＯＭの構成を第２
図（等価回路図）で示す。
図（等価回路図）で示す。
縦型マスクＲＯＭの１ ［ｂｉｔｌの情報を形成する
メモリセルＭは第２図に示すようにｎチャネルＭＩＳＦ
ＥＴで構成されている。メモリセルＭは出力ビット数に
応じて８個、１６個又は３２個直列に接続されている。
メモリセルＭは第２図に示すようにｎチャネルＭＩＳＦ
ＥＴで構成されている。メモリセルＭは出力ビット数に
応じて８個、１６個又は３２個直列に接続されている。
メモリセルＭは、行列状に複数配置され、メモリセルア
レイ（メモリセルマット＞ ＭＡを構成している。
レイ（メモリセルマット＞ ＭＡを構成している。
直列に接続された複数のメモリセルＭのうち一端側のメ
モリセルＭのドレイン領域は、カラムセレクト用Ｍ Ｉ
Ｓ Ｆ Ｅ ＴＱｃｓ、カラムスイッチＱｃの夫々を
介在させてコモンデータ１ｉｔｃＤＬに接続されている
。カラムセレクト用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱｃｓは、
ｎチャネルで構成され、エンハンスメント型Ｍ Ｉ Ｓ
ＦＥＴとデイプレッション型ＭＩＳＦＥＴとを一組と
して構成されている。カラムスイッチＱｃは図示しない
カラムデコーダ回路からのＹ−８Ｗ信号で制御されてい
る。前記直列に接続された複数のメモリセルＭのうち他
端側のメモリセルＭのソース領域はソース線すなわち基
準電圧（例えば回路の接地電位０［Ｖ］）に接続されて
いる・＋＋ｆｆ Ｍｅコモンデータ線ＣＤＬはカレント
センスアンプ回路ＳＡＩを介在させてセンスアンプ回路
ＳＡ２に接続されている。カレントセンスアンプ回路Ｓ
Ａ １はエンハンスメント型のｎチャネルＭＩＳ Ｆ
Ｅ Ｔ Ｑｓａ、 Ｑｓｂ及びデイプレッション型の
ｎチャネルＭＩＳＦＥＴＱｓｃで構成されている。ＭＩ
Ｓ Ｆ Ｅ Ｔ Ｑｓａ、 Ｑｓｃの夫々の一端側に
は電源電圧Ｖｃｃ例えば回路の動作電圧５［■］が印加
されている。カレントセンスアンプ回路ＳＡＩは、コモ
ンデータ線ＣＤＬにデータ線電位を印加し又このコモン
データ線ＣＤＬのデータ線電位を読出してこの情報をセ
ンスアンプ回路ＳＡ２に出力できるように構成されてい
る。このカレントセンスアンプ回路ＳＡＩは、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑｓａ、 Ｑｓｂ、 Ｑｓｃの夫々の
しきい値電圧（Ｖｔｈ）が制御され、コモンデータ線Ｃ
ＤＬの電位を低電位にクランプするように構成されてい
る。つまり、カレントセンスアンプ回路ＳＡＩは低電圧
クランプ回路を構成している。このカレントセンスアン
プ回路ＳＡＩはコモンデータ線ＣＤＬの電位（ｄ点のノ
ード）を１〜２ ［Ｖ］（本実施例では１．２［Ｖ］）
の低電位にクランプするように構成されている。
モリセルＭのドレイン領域は、カラムセレクト用Ｍ Ｉ
Ｓ Ｆ Ｅ ＴＱｃｓ、カラムスイッチＱｃの夫々を
介在させてコモンデータ１ｉｔｃＤＬに接続されている
。カラムセレクト用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱｃｓは、
ｎチャネルで構成され、エンハンスメント型Ｍ Ｉ Ｓ
ＦＥＴとデイプレッション型ＭＩＳＦＥＴとを一組と
して構成されている。カラムスイッチＱｃは図示しない
カラムデコーダ回路からのＹ−８Ｗ信号で制御されてい
る。前記直列に接続された複数のメモリセルＭのうち他
端側のメモリセルＭのソース領域はソース線すなわち基
準電圧（例えば回路の接地電位０［Ｖ］）に接続されて
いる・＋＋ｆｆ Ｍｅコモンデータ線ＣＤＬはカレント
センスアンプ回路ＳＡＩを介在させてセンスアンプ回路
ＳＡ２に接続されている。カレントセンスアンプ回路Ｓ
Ａ １はエンハンスメント型のｎチャネルＭＩＳ Ｆ
Ｅ Ｔ Ｑｓａ、 Ｑｓｂ及びデイプレッション型の
ｎチャネルＭＩＳＦＥＴＱｓｃで構成されている。ＭＩ
Ｓ Ｆ Ｅ Ｔ Ｑｓａ、 Ｑｓｃの夫々の一端側に
は電源電圧Ｖｃｃ例えば回路の動作電圧５［■］が印加
されている。カレントセンスアンプ回路ＳＡＩは、コモ
ンデータ線ＣＤＬにデータ線電位を印加し又このコモン
データ線ＣＤＬのデータ線電位を読出してこの情報をセ
ンスアンプ回路ＳＡ２に出力できるように構成されてい
る。このカレントセンスアンプ回路ＳＡＩは、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑｓａ、 Ｑｓｂ、 Ｑｓｃの夫々の
しきい値電圧（Ｖｔｈ）が制御され、コモンデータ線Ｃ
ＤＬの電位を低電位にクランプするように構成されてい
る。つまり、カレントセンスアンプ回路ＳＡＩは低電圧
クランプ回路を構成している。このカレントセンスアン
プ回路ＳＡＩはコモンデータ線ＣＤＬの電位（ｄ点のノ
ード）を１〜２ ［Ｖ］（本実施例では１．２［Ｖ］）
の低電位にクランプするように構成されている。
センスアンプ回路ＳＡ２は、カレントセンスアンプ回路
ＳＡＩで読出されたコモンデータ線ＣＤＬの電位を差動
アンプで増幅し、図示しない出力バッファ回路に出力す
るように構成されている。
ＳＡＩで読出されたコモンデータ線ＣＤＬの電位を差動
アンプで増幅し、図示しない出力バッファ回路に出力す
るように構成されている。
前記直列に接続された複数のメモリセルＭであるＭ Ｉ
Ｓ ＦＥＴのゲート電極は、ワード線ＷＬを介在させ
て２個のワードドライバ用ＭＩＳＦＥＴＱｄに接続され
ている６２個のワードドライバ用ＭＩＳＦＥＴＱｄはロ
ウデコーダ回路Ｒ−Ｄｅｃで制御されている。２個のう
ちの一方のワードドライバ用ＭＩＳＦＥＴＱｄはワード
線ＷＬに基準電圧を印加する基準電圧回路に接続されて
いる。
Ｓ ＦＥＴのゲート電極は、ワード線ＷＬを介在させ
て２個のワードドライバ用ＭＩＳＦＥＴＱｄに接続され
ている６２個のワードドライバ用ＭＩＳＦＥＴＱｄはロ
ウデコーダ回路Ｒ−Ｄｅｃで制御されている。２個のう
ちの一方のワードドライバ用ＭＩＳＦＥＴＱｄはワード
線ＷＬに基準電圧を印加する基準電圧回路に接続されて
いる。
他方のワードドライバ用ＭＩＳＦＥＴＱｄはワード線Ｗ
Ｌに低電圧にクランプされた動作電圧を印加する電圧ク
ランプ回路に接続されている。この電圧クランプ回路は
ワード線ＷＬに周辺回路の動作電圧Ｖｃｃに比べて低い
電圧例えば３〜４ ［Ｖ］を印加するように構成されて
いる。
Ｌに低電圧にクランプされた動作電圧を印加する電圧ク
ランプ回路に接続されている。この電圧クランプ回路は
ワード線ＷＬに周辺回路の動作電圧Ｖｃｃに比べて低い
電圧例えば３〜４ ［Ｖ］を印加するように構成されて
いる。
次に、前記縦型マスクＲＯＭの具体的な４ｉＩ７造につ
いて、第１図（要部断面図）を用いて簡単に説明する。
いて、第１図（要部断面図）を用いて簡単に説明する。
第１図に示すように、縦型マスクＲＯＭは単結晶珪素か
らなるｐ°型半導体基板１で構成されている。この半導
体基板１のｎチャネルＭＩＳＦＥＴ形成領域にはｐ゛型
ウェル領域３が、ｐチャネルＭＩＳＦＥＴ形成領域には
ｎ−型ウェル領域２が夫々形成されている。
らなるｐ°型半導体基板１で構成されている。この半導
体基板１のｎチャネルＭＩＳＦＥＴ形成領域にはｐ゛型
ウェル領域３が、ｐチャネルＭＩＳＦＥＴ形成領域には
ｎ−型ウェル領域２が夫々形成されている。
メモリセルアレイＭＡに配列されたメモリセルＭは、フ
ィールド絶縁膜６及びｐ型チャネルストッパ領域４で周
囲を規定された領域内において、ｐ−型ウェル領域３の
主面に構成されている。つまり、メモリセルＭ（ＭＩＳ
ＦＥＴ）は、主に、Ｐ−型ウェル領域３．ゲート絶縁膜
７．ゲート電ｔｆｉ８、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域９及び一対のｎ°型半導体領
域１２で構成されている。ｎ型半導体領域９はゲート電
極８に対して自己整合で形成され、ｎ゛型半導体領域１
２はゲートな極８の側壁に形成されたサイドウオールス
ペーサ！■に対して自己整合で形成されている。このメ
モリセルＭはこの構造に限定されないがＬＤＤ（Ｌｉｇ
ｈｔｌｙ旦ｏｐｅｄ Ｄ ｒａｉｎ）構造で構成されて
いる。
ィールド絶縁膜６及びｐ型チャネルストッパ領域４で周
囲を規定された領域内において、ｐ−型ウェル領域３の
主面に構成されている。つまり、メモリセルＭ（ＭＩＳ
ＦＥＴ）は、主に、Ｐ−型ウェル領域３．ゲート絶縁膜
７．ゲート電ｔｆｉ８、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域９及び一対のｎ°型半導体領
域１２で構成されている。ｎ型半導体領域９はゲート電
極８に対して自己整合で形成され、ｎ゛型半導体領域１
２はゲートな極８の側壁に形成されたサイドウオールス
ペーサ！■に対して自己整合で形成されている。このメ
モリセルＭはこの構造に限定されないがＬＤＤ（Ｌｉｇ
ｈｔｌｙ旦ｏｐｅｄ Ｄ ｒａｉｎ）構造で構成されて
いる。
メモリセルアレイＭＡに配列されたカラムセレクト用Ｍ
Ｉ Ｓ Ｆ Ｅ ＴＱｃｓは、メモリセルＭと同様に
、フィールド絶ＭＩＩｕ６及びｐ型チャネルストッパ領
域４で周囲を規定された領域内において、ｐ型ウェル領
域３の主面に構成されている。つまり、カラムセレクト
用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱｃｓは、ｐ−型ウェル領域
３．ゲート絶縁１模７、ゲート電極８、ソース領域及び
ドレイン領域である一対のｎ型半導体領域９及び一対の
ｎ°型半導体領域１２で構成されている。
Ｉ Ｓ Ｆ Ｅ ＴＱｃｓは、メモリセルＭと同様に
、フィールド絶ＭＩＩｕ６及びｐ型チャネルストッパ領
域４で周囲を規定された領域内において、ｐ型ウェル領
域３の主面に構成されている。つまり、カラムセレクト
用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱｃｓは、ｐ−型ウェル領域
３．ゲート絶縁１模７、ゲート電極８、ソース領域及び
ドレイン領域である一対のｎ型半導体領域９及び一対の
ｎ°型半導体領域１２で構成されている。
これらメモリセルアレイＭＡに配列されたメモリセルＭ
、カラムセレクト用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱｃｓの夫
々の周囲を規定するチャネルストッパ領域４は、後に詳
細するが、１回の不純物導入工程で形成されている。
、カラムセレクト用Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱｃｓの夫
々の周囲を規定するチャネルストッパ領域４は、後に詳
細するが、１回の不純物導入工程で形成されている。
前記直列に接続された複数のメモリセルＭのうちの一端
側のメモリセルＭのｎ゛型半導体領域（ドレイン領域）
１２は、カラムセレクト用ＭＩＳＦＥＴＱｃｓ及び図示
しないカラムスイッチＱｃを介在させてコモンデータ線
ＣＤＬである配線１６に接続されている。配線１６は１
層間絶縁膜１４上を延在し、この層間絶縁膜１４に形成
された接続孔１５を通してｎ゛型半導体領域１２に接続
されている。また、他端側のメモリセルＭのｎ゛型半導
体領域（ソース領域）１２にはソース４！ＳＬでｊ）る
配線１６が接続されている。配線１６は例えばアルミニ
ウム合金膜で形成されている。
側のメモリセルＭのｎ゛型半導体領域（ドレイン領域）
１２は、カラムセレクト用ＭＩＳＦＥＴＱｃｓ及び図示
しないカラムスイッチＱｃを介在させてコモンデータ線
ＣＤＬである配線１６に接続されている。配線１６は１
層間絶縁膜１４上を延在し、この層間絶縁膜１４に形成
された接続孔１５を通してｎ゛型半導体領域１２に接続
されている。また、他端側のメモリセルＭのｎ゛型半導
体領域（ソース領域）１２にはソース４！ＳＬでｊ）る
配線１６が接続されている。配線１６は例えばアルミニ
ウム合金膜で形成されている。
周辺回路のｎチャネルＭＩＳＦＥＴＱｎは、フィールド
絶縁膜６．ｐ型チャネルストッパ領域４及び５で周囲を
規定された領域内において、ｐ−型ウェル領域３の主面
に構成されている。周辺回路は、ロウデコーダ回路Ｒ−
Ｄｅｃ、カレントセンスアンプ回路ＳＡＩ、センスアン
プ回路ＳＡ２等。
絶縁膜６．ｐ型チャネルストッパ領域４及び５で周囲を
規定された領域内において、ｐ−型ウェル領域３の主面
に構成されている。周辺回路は、ロウデコーダ回路Ｒ−
Ｄｅｃ、カレントセンスアンプ回路ＳＡＩ、センスアン
プ回路ＳＡ２等。
メモリセルアレイＭＡの周辺部に配置された回路である
。このｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎは、
主に、ｐ−型ウェル領域３．ゲート絶縁膜７、ゲート電
極８．ソース領域及びドレイン領域である一対のｎ型半
導体領域９．一対のｎ゛型半導体領域１２で構成されて
いる。ｎ゛型半導体領域１２には配、１１６が接続され
ている。
。このｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎは、
主に、ｐ−型ウェル領域３．ゲート絶縁膜７、ゲート電
極８．ソース領域及びドレイン領域である一対のｎ型半
導体領域９．一対のｎ゛型半導体領域１２で構成されて
いる。ｎ゛型半導体領域１２には配、１１６が接続され
ている。
周辺回路のｐチャネルＭＩＳＦＥＴＱｐは、フィールド
絶縁膜６で周囲を規定された領域内において、ｎ−型ウ
ェル領域２の主面に構成されている。
絶縁膜６で周囲を規定された領域内において、ｎ−型ウ
ェル領域２の主面に構成されている。
つまり、ｐチャネルＭＩＳＦＥＴＱＰは、主に、ゲート
絶縁膜７．ゲート電極８、ソース領域及びドレイン領域
である一対のｐ型半導体領域１ｏ及び一対のｐ゛型半導
体領域１３で構成されている。ｐ′型半導体領域１３に
は配線１６が接続されている。
絶縁膜７．ゲート電極８、ソース領域及びドレイン領域
である一対のｐ型半導体領域１ｏ及び一対のｐ゛型半導
体領域１３で構成されている。ｐ′型半導体領域１３に
は配線１６が接続されている。
前記周辺回路のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｎの周囲を規定するチャネルストッパ領域４及び５は
。
ｎの周囲を規定するチャネルストッパ領域４及び５は
。
２回の不純物導入工程で形成されており、メモリセルア
レイＭＡに形成されたチャネルストッパ領域４に比べて
高い不純物濃度で構成されている。
レイＭＡに形成されたチャネルストッパ領域４に比べて
高い不純物濃度で構成されている。
すなりち、メモリセルアレイＭＡに形成されたチャネル
ストツパ領域４は周辺回路のチャネルストッパ領域４及
び５に比べて低い不純物濃度で構成されている。
ストツパ領域４は周辺回路のチャネルストッパ領域４及
び５に比べて低い不純物濃度で構成されている。
ｉＩ？ｆ記各半導体素子に接続される配線１６上にはパ
ッシベーション膜１７．１８の夫々が順次積層されてい
る。パッシベーション膜１７は例えば耐湿性の高いプラ
ズマＣＶＤで堆積した窒化珪素膜で形成されている。パ
ッシベーション１漠１８は例えば外部応力の吸収性がａ
′６いポリイミド樹脂膜で形成されている。
ッシベーション膜１７．１８の夫々が順次積層されてい
る。パッシベーション膜１７は例えば耐湿性の高いプラ
ズマＣＶＤで堆積した窒化珪素膜で形成されている。パ
ッシベーション１漠１８は例えば外部応力の吸収性がａ
′６いポリイミド樹脂膜で形成されている。
このように、縦型マスクＲＯＭにおいて、メモリセルＭ
（ＭＩＳＦＥＴ）の周囲を規定するチャネルストッパ領
域４の不純物濃度を前記周辺回路のｎチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎの周囲を規定するチャネルスト
ッパ領域４及び５に比べて低くし、前記メモリセルＭの
ｎ゛型半導体領域（動作領域）１２に接続されるコモン
データ１ｃＤＬに印加される動作電圧を前記周辺回路で
使用される動作電圧Ｖｃｃに比べて低くすることにより
、前記メモリセルＭ（カラムセレクト用ＭＩＳＦＥＴＱ
ｃｓも同様）のｎ゛型半導体領域１２とチャネルストッ
パ領域４とのｐｎ接合容容量周辺回路のそれに比べて低
減し、コモンデータ線ＣＤＬの負荷容量を低減すること
ができるので、情報読出動作速度の高速化を図ることが
できると共に、寄生ＭＯＳのＯＮ動作を防止することが
できるので、ＤＣラッチアップを防止し、′６１気的信
頼性を向上することができる。前記寄生ＭＯＳは、コモ
ンデータ線ＣＤＬをゲート電極（Ｍ）、フィールド絶縁
膜６をゲート絶縁ｖ４（０）、チャネルストッパ領域４
を半導体（Ｓ）の夫々として構成されている。すなわち
、縦型マスクＲＯＭは、メモリセルアレイＭＡのチャネ
ルストッパ領域４の不純物濃度を低くして寄生容量をで
きる限り低減することによって動作速度の高速化を図り
、かつメモリセルアレイＭＡで使用される動作電圧を低
く設定してチャネルストッパ領域４の不純物濃度を低く
したことによる寄生ＭＯＳのＯＮ動作を防止している。
（ＭＩＳＦＥＴ）の周囲を規定するチャネルストッパ領
域４の不純物濃度を前記周辺回路のｎチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎの周囲を規定するチャネルスト
ッパ領域４及び５に比べて低くし、前記メモリセルＭの
ｎ゛型半導体領域（動作領域）１２に接続されるコモン
データ１ｃＤＬに印加される動作電圧を前記周辺回路で
使用される動作電圧Ｖｃｃに比べて低くすることにより
、前記メモリセルＭ（カラムセレクト用ＭＩＳＦＥＴＱ
ｃｓも同様）のｎ゛型半導体領域１２とチャネルストッ
パ領域４とのｐｎ接合容容量周辺回路のそれに比べて低
減し、コモンデータ線ＣＤＬの負荷容量を低減すること
ができるので、情報読出動作速度の高速化を図ることが
できると共に、寄生ＭＯＳのＯＮ動作を防止することが
できるので、ＤＣラッチアップを防止し、′６１気的信
頼性を向上することができる。前記寄生ＭＯＳは、コモ
ンデータ線ＣＤＬをゲート電極（Ｍ）、フィールド絶縁
膜６をゲート絶縁ｖ４（０）、チャネルストッパ領域４
を半導体（Ｓ）の夫々として構成されている。すなわち
、縦型マスクＲＯＭは、メモリセルアレイＭＡのチャネ
ルストッパ領域４の不純物濃度を低くして寄生容量をで
きる限り低減することによって動作速度の高速化を図り
、かつメモリセルアレイＭＡで使用される動作電圧を低
く設定してチャネルストッパ領域４の不純物濃度を低く
したことによる寄生ＭＯＳのＯＮ動作を防止している。
この寄生ＭＯ５のＯＮ動作は前記ワード線ＷＬに印加さ
れる電圧を低電位にクランプすることによっても防止す
ることができる。
れる電圧を低電位にクランプすることによっても防止す
ることができる。
したがって、縦型マスクＲＯＭは、前記コモンデータ線
ＣＤＬを分割せずに負荷容量を低減することができるの
で、コモンデータ線ＣＤＬの分割に伴うデコーダ回路数
の増加を防止し、集積度を向上することができる。
ＣＤＬを分割せずに負荷容量を低減することができるの
で、コモンデータ線ＣＤＬの分割に伴うデコーダ回路数
の増加を防止し、集積度を向上することができる。
第３図にチャネルストッパ領域の不純物濃度とアクセス
タイムとの関係を示す。第３図に示すように、メモリセ
ルアレイＭＡのチャネルストッパ領域の不純物濃度を本
実施例のように低くすると（Ａ）、従来の場合（Ｂ）に
比べてアクセスタイムを速くすることができる。
タイムとの関係を示す。第３図に示すように、メモリセ
ルアレイＭＡのチャネルストッパ領域の不純物濃度を本
実施例のように低くすると（Ａ）、従来の場合（Ｂ）に
比べてアクセスタイムを速くすることができる。
また、第４図にセンスアンプ回路ＳＡ２に入力される情
報の波形とチャネルストッパ領域の不純物濃度との関係
を示す。第４図に示すように、メモリセルアレイＭＡの
チャネルストッパ領域の不純物濃度を本実施例のように
低くすると（Ａ）、従来の場合（Ｂ）に比べてアドレス
アクセスが速く、又波形のなまりが少ない。
報の波形とチャネルストッパ領域の不純物濃度との関係
を示す。第４図に示すように、メモリセルアレイＭＡの
チャネルストッパ領域の不純物濃度を本実施例のように
低くすると（Ａ）、従来の場合（Ｂ）に比べてアドレス
アクセスが速く、又波形のなまりが少ない。
前記周辺回路のｎチャネルＭＩＳＦＥＴＱｎの周囲を規
定するチャネルストッパ領域４及び５は、前述のように
メモリセルアレイＭＡのそれに比べて高い不純物濃度で
構成されているので、高い電源電圧Ｖｃｃを動作電圧と
して使用することができる。周辺回路はｎチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ及びｐチャネルＭＩＳＦＥ
ＴＱＰで構成される０ＭＯ８であり、この０ＭＯ８は動
作電圧が高い程動作速度の高速化を図ることができる。
定するチャネルストッパ領域４及び５は、前述のように
メモリセルアレイＭＡのそれに比べて高い不純物濃度で
構成されているので、高い電源電圧Ｖｃｃを動作電圧と
して使用することができる。周辺回路はｎチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ及びｐチャネルＭＩＳＦＥ
ＴＱＰで構成される０ＭＯ８であり、この０ＭＯ８は動
作電圧が高い程動作速度の高速化を図ることができる。
また、本実施例の縦型マスクＲＯＭはＴＴＬ仕様で構成
され、外部の電源電圧Ｖｃｃは５［ｖ］であるので、入
出力を５［ｖ］で行うために縦型マスクＲＯＭの周辺回
路は５［ｖ］を動作電圧として使用している。
され、外部の電源電圧Ｖｃｃは５［ｖ］であるので、入
出力を５［ｖ］で行うために縦型マスクＲＯＭの周辺回
路は５［ｖ］を動作電圧として使用している。
また、縦型マスクＲＯＭは、メモリセルＭが直列に接続
され、直列抵抗を形成しているので、−部分の寄生ＭＯ
８がＯＮ動作した場合、コモンデータ線ＣＤＬの電位が
前記直列抵抗でクランプされてコモンデータ線ＣＤＬの
電位が極端に低下し。
され、直列抵抗を形成しているので、−部分の寄生ＭＯ
８がＯＮ動作した場合、コモンデータ線ＣＤＬの電位が
前記直列抵抗でクランプされてコモンデータ線ＣＤＬの
電位が極端に低下し。
ＤＣラッチアップを生じることがない。したがって、縦
型マスクＲＯＭは、他の記憶回路例えば横型マスクＲＯ
Ｍ等に比べてメモリセルアレイＭＡのチャネルストッパ
領域４の不純物濃度を低くすることができ、この構成に
よる効果が大きい。
型マスクＲＯＭは、他の記憶回路例えば横型マスクＲＯ
Ｍ等に比べてメモリセルアレイＭＡのチャネルストッパ
領域４の不純物濃度を低くすることができ、この構成に
よる効果が大きい。
次に、前述の縦型マスクＲＯＭの製造方法について、第
５図（プロセスフロー図）を用いて簡単に説明する。
５図（プロセスフロー図）を用いて簡単に説明する。
まず、単結晶珪素からなるｐ−型半導体基板ｌを用意す
る（０１〉。
る（０１〉。
次に、ｎ−型ウェル領域２を形成しく０２） 、このｎ
゛型ウェル領域２に対して自己整合でｐ−型ウェル領域
３を形成する〈０３〉。ｎ−型ウェル領域２は、ｐ−型
ウェル領域３の薄い膜厚の絶縁膜１９上に形成された図
示しないマスクを用い、イオン打込法でｎ型不純物を導
入することによって形成する（第６図参照）。ｐ−型ウ
ェル領域３は、ｎ゛型ウェル領域２上の厚い膜Ｈの絶縁
膜２０をマスクとして用い、イオン打込法でｐ型不純物
を導入することによって形成する。＃！Ｍ膜２０は、前
述の絶縁膜１９上に形成される図示しないマスクを耐酸
化用マスクとして用い、熱酸化を施すことによって形成
される。
゛型ウェル領域２に対して自己整合でｐ−型ウェル領域
３を形成する〈０３〉。ｎ−型ウェル領域２は、ｐ−型
ウェル領域３の薄い膜厚の絶縁膜１９上に形成された図
示しないマスクを用い、イオン打込法でｎ型不純物を導
入することによって形成する（第６図参照）。ｐ−型ウ
ェル領域３は、ｎ゛型ウェル領域２上の厚い膜Ｈの絶縁
膜２０をマスクとして用い、イオン打込法でｐ型不純物
を導入することによって形成する。＃！Ｍ膜２０は、前
述の絶縁膜１９上に形成される図示しないマスクを耐酸
化用マスクとして用い、熱酸化を施すことによって形成
される。
次に、フィールド絶縁膜６を形成する領域が開口された
マスク２１を形成する（０４） （第６図参照）。
マスク２１を形成する（０４） （第６図参照）。
マスク２１は不純物導入用マスク及び耐酸化用マスクと
して使用する。マスク２１は例えば窒化珪素膜で形成す
る。
して使用する。マスク２１は例えば窒化珪素膜で形成す
る。
次に、第６図に示すように、マスク２１を用い。
低不純物濃度のチャネルストッパ領域４を形成するｐ型
不純物４ｐを基板全面に導入する＜０５〉。ｐ型不純物
４ｐは、マスク２１、厚い膜厚の絶縁膜２０の夫々の形
成領域には導入されないので、ｐ−型ウェル領域３の主
面部にのみ導入される。ｐ型不純物４Ｐは、例えば１０
” ［ａｔｏｍｓ／ ａＡコ程度のＩＮＦ。
不純物４ｐを基板全面に導入する＜０５〉。ｐ型不純物
４ｐは、マスク２１、厚い膜厚の絶縁膜２０の夫々の形
成領域には導入されないので、ｐ−型ウェル領域３の主
面部にのみ導入される。ｐ型不純物４Ｐは、例えば１０
” ［ａｔｏｍｓ／ ａＡコ程度のＩＮＦ。
を用い、５０〜７０［ＫｅＶ］程度のエネルギのイオン
打込法で導入する。
打込法で導入する。
次に、第７図に示すように、周辺回路のｎチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ形成領域が開口されたマス
ク２２を形成し、このマスク２２及び前記マスク２１を
用い、チャネルストッパ領域５を形成するｐ型不純物５
ｐを基板全面に４人する〈０６〉。Ｐ型不純物５ｐは、
マスク２２及びマスク２１で規定され、ｐ−型ウェル領
域３のｎチャネルＭＩＳＦＥＴＱｎの周囲を規定する領
域のみに導入される。ｐ型不純物５Ｐは、例えば１０”
［ａｔｏｍｓ／Ｃｊ］程度のＢＦ２を用い、５０〜７０
［ＫｅＶ］程度のエネルギのイオン打込法で導入する。
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ形成領域が開口されたマス
ク２２を形成し、このマスク２２及び前記マスク２１を
用い、チャネルストッパ領域５を形成するｐ型不純物５
ｐを基板全面に４人する〈０６〉。Ｐ型不純物５ｐは、
マスク２２及びマスク２１で規定され、ｐ−型ウェル領
域３のｎチャネルＭＩＳＦＥＴＱｎの周囲を規定する領
域のみに導入される。ｐ型不純物５Ｐは、例えば１０”
［ａｔｏｍｓ／Ｃｊ］程度のＢＦ２を用い、５０〜７０
［ＫｅＶ］程度のエネルギのイオン打込法で導入する。
このｎチャネルＭＩＳＦＥＴ Ｑ ｎの周囲を規定する
領域のｐ−型ウェル領域３の主面部には、２回の不純物
導入工程によってｐ型不純物４ｐ及び５ｐが導入される
ので１両者を加算した高い不純物濃度のチャネルストッ
パ領域４及び５を形成することができる。
領域のｐ−型ウェル領域３の主面部には、２回の不純物
導入工程によってｐ型不純物４ｐ及び５ｐが導入される
ので１両者を加算した高い不純物濃度のチャネルストッ
パ領域４及び５を形成することができる。
次に、前記マスク２２を除去した後、マスク２１を用い
、フィールド絶縁膜６を形成する〈０７）。フィールド
絶縁膜６は熱酸化で形成され、この形成と同一工程で前
記Ｐ型不純物４ｐ、５ｐの夫々に弓き伸し拡散が施され
、チャネルストッパ領域４及びチャネルストッパ領域５
が略完成する。
、フィールド絶縁膜６を形成する〈０７）。フィールド
絶縁膜６は熱酸化で形成され、この形成と同一工程で前
記Ｐ型不純物４ｐ、５ｐの夫々に弓き伸し拡散が施され
、チャネルストッパ領域４及びチャネルストッパ領域５
が略完成する。
次に、ゲート絶縁膜７を形成しく０８〉、ゲート電極８
を形成しく０９〉た後、低不純物濃度のｎ型半導体領域
９、ｐ型半導体領域１０の夫々を順次形成する〈ｌＯ）
。
を形成しく０９〉た後、低不純物濃度のｎ型半導体領域
９、ｐ型半導体領域１０の夫々を順次形成する〈ｌＯ）
。
次に、前記ゲート電極８の側壁にサイドウオールスペー
サ１１を形成しく１１＞ 、このサイドウオールスペー
サ１１をマスクとして、高不純物濃度のｎ°型半導体領
域１２、ｐ゛型半導体領域１３の夫々を順次形成する＜
１２）＜１３＞。このｎ゛型半導体領域１２を形成する
工程によって、メモリセルＭ、ｎチャネルＭＩＳＦＥＴ
Ｑｎ等が略完成する。メモリセルＭは、例えば前記ゲー
ト絶縁膜７を形成する前にしきい値電圧調整用不純物が
導入されており、デイプレッション型に形成されている
。また、前記ｐ゛型半導体領域１３を形成する工程によ
って、ｐチャネルＭＩＳＦＥＴＱＰが形成される。
サ１１を形成しく１１＞ 、このサイドウオールスペー
サ１１をマスクとして、高不純物濃度のｎ°型半導体領
域１２、ｐ゛型半導体領域１３の夫々を順次形成する＜
１２）＜１３＞。このｎ゛型半導体領域１２を形成する
工程によって、メモリセルＭ、ｎチャネルＭＩＳＦＥＴ
Ｑｎ等が略完成する。メモリセルＭは、例えば前記ゲー
ト絶縁膜７を形成する前にしきい値電圧調整用不純物が
導入されており、デイプレッション型に形成されている
。また、前記ｐ゛型半導体領域１３を形成する工程によ
って、ｐチャネルＭＩＳＦＥＴＱＰが形成される。
次に、前記メモリセルＭのうち、所定のメモリセルＭの
しきい値電圧をエンハンスメント型にし、情報の書込み
を行う（１４〉。情報の書込みは、例えば、メモリセル
ＭであるＭＩ ５ＦＥＴのゲート電ＶｉＡ８及びゲート
絶縁膜７を通してｐ型不純物をチャネル形成領域に導入
することによって行う。
しきい値電圧をエンハンスメント型にし、情報の書込み
を行う（１４〉。情報の書込みは、例えば、メモリセル
ＭであるＭＩ ５ＦＥＴのゲート電ＶｉＡ８及びゲート
絶縁膜７を通してｐ型不純物をチャネル形成領域に導入
することによって行う。
次に２層間絶縁膜１４．接続孔１５、配線１６の夫々を
順次形成する＜１５＞ （１６＞ （１７＞。そして、
パッシベーション膜１７、パッシベーション膜１８の夫
々を順次形成する＜１８＞ ＜１９＞ことによって、本
実施例の縦型マスクＲＯＭは完成する。
順次形成する＜１５＞ （１６＞ （１７＞。そして、
パッシベーション膜１７、パッシベーション膜１８の夫
々を順次形成する＜１８＞ ＜１９＞ことによって、本
実施例の縦型マスクＲＯＭは完成する。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば１本発明は、前記縦型マスクＲＯＭに限定されず
、横型マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＤＲ
ＡＭ、ＳＲＡＭ等の記憶回路に適用することができる。
、横型マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＤＲ
ＡＭ、ＳＲＡＭ等の記憶回路に適用することができる。
また１本発明は、前記記憶回路を搭載したマイクロプロ
セッサやゲートアレイに適用することができる。
セッサやゲートアレイに適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
記憶回路を有する半導体集積回路装置において、動作速
度の高速化を図ることができると共に、電気的信頼性を
向上することができる。
度の高速化を図ることができると共に、電気的信頼性を
向上することができる。
第１図は１本発明の一実施例である縦型マスクＲＯＭの
要部断面図、 第２図は、前記縦型マスクＲＯＭの等価回路図。 第３図は、前記チャネルストッパ領域の不純物濃度とア
クセスタイムとの関係を示す図。 第４図は、前記センスアンプ回路に入力される情報の波
形とチャネルストッパ領域の不純物濃度との関係を示す
図、 第５図は、前記縦型マスクＲＯＭのプロセスフロー図、 第６図及び第７図は、前記縦型マスクＲＯＭの所定の製
造工程における要部断面図である。 図中、２，３・・・ウェル領域、４，５・・・チャネル
ストッパ領域、６・・・フィールド絶縁膜、８・・・ゲ
ート電極、１６・・・配線、Ｍ・・・メモリセル、Ｑ・
・・ＭＩＳＦＥＴ、ＣＤＬ・・・コモンデータ線、ＷＬ
・・・ワード第２図 ｌ 「− 第３図 号イネルス）−／／マ尋、威７）歪十ヒ物濃戻第４図
要部断面図、 第２図は、前記縦型マスクＲＯＭの等価回路図。 第３図は、前記チャネルストッパ領域の不純物濃度とア
クセスタイムとの関係を示す図。 第４図は、前記センスアンプ回路に入力される情報の波
形とチャネルストッパ領域の不純物濃度との関係を示す
図、 第５図は、前記縦型マスクＲＯＭのプロセスフロー図、 第６図及び第７図は、前記縦型マスクＲＯＭの所定の製
造工程における要部断面図である。 図中、２，３・・・ウェル領域、４，５・・・チャネル
ストッパ領域、６・・・フィールド絶縁膜、８・・・ゲ
ート電極、１６・・・配線、Ｍ・・・メモリセル、Ｑ・
・・ＭＩＳＦＥＴ、ＣＤＬ・・・コモンデータ線、ＷＬ
・・・ワード第２図 ｌ 「− 第３図 号イネルス）−／／マ尋、威７）歪十ヒ物濃戻第４図
Claims (1)
- 【特許請求の範囲】 １、メモリセルアレイを延在するデータ線に接続された
メモリセル、デコーダ回路等の周辺回路を形成する半導
体素子の夫々の周囲がフィールド絶縁膜及びチャネルス
トッパ領域で規定される半導体集積回路装置において、
前記メモリセルの周囲を規定するチャネルストッパ領域
の不純物濃度を、前記周辺回路の半導体素子の周囲を規
定するチャネルストッパ領域の不純物濃度に比べて低く
し、前記データ線に印加される動作電圧を、前記周辺回
路で使用される動作電圧に比べて低くしたことを特徴と
する半導体集積回路装置。 ２、前記周辺回路の半導体素子の周囲を規定するチャネ
ルストッパ領域は２回の不純物導入工程で形成され、前
記メモリセルの周囲を規定するチャネルストッパ領域は
前記２回のうちの１回の不純物導入工程で形成されてい
ることを特徴とする特許請求の範囲第１項に記載の半導
体集積回路装置。 ３、前記メモリセルは縦型マスクＲＯＭを構成すること
を特徴とする特許請求の範囲第１項又は第２項に記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148109A JPH022673A (ja) | 1988-06-17 | 1988-06-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148109A JPH022673A (ja) | 1988-06-17 | 1988-06-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022673A true JPH022673A (ja) | 1990-01-08 |
Family
ID=15445450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148109A Pending JPH022673A (ja) | 1988-06-17 | 1988-06-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127708A (en) * | 1996-04-25 | 2000-10-03 | Nec Corporation | Semiconductor device having an intervening region between channel stopper and diffusion region |
| JP2005268370A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | メモリおよびその製造方法 |
-
1988
- 1988-06-17 JP JP63148109A patent/JPH022673A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127708A (en) * | 1996-04-25 | 2000-10-03 | Nec Corporation | Semiconductor device having an intervening region between channel stopper and diffusion region |
| JP2005268370A (ja) * | 2004-03-17 | 2005-09-29 | Sanyo Electric Co Ltd | メモリおよびその製造方法 |
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