JPH01109763A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装瞠、特に、縦型マスクＲＯ
Ｍ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｌｙ　）を有する
半導体記憶装置に適用して有効な技術に関するものであ
る。

〔従来の技術〕

マスクＩｔ、ＯＭを有する半導体記憶装置は、低価格、
情報破壊に対する安全性に優れている。マスクＲＯＭに
は、縦型（直列型）マスクＲＯＭと横型（並列型）マス
クＲＯＭとがある。縦型マスクＲＯＭは、横型マスクＲ
ＯＭに比べて高集積化し易（、情報の犬答量化を図るこ
とができる特徴がある７ 先に本願出願人により出願された特開昭５３−４１１８
８号公報には、高集積化に最適な縦型マスクＲＯＭが記
載されている。この縦型マスクＲＯＭは、ゲート長方向
に所定の間隔で第１層目ゲート電極を複数配置し、この
第１層目ゲート電極間に第２層目ゲート電極を形成して
いる。第１層目ゲート電極は、第１層目の多結晶シリコ
ン膜で構成されており、ＭＩＳ容量又はＭＩＳＦＥＴか
らなるメモリセルな構成する。第２層目ゲート電極は、
第２層目の多結晶シリコン膜で構成され、第１層目ゲー
ト電極に夫々の端部な重ね合わせて構成しており、ＭＩ
Ｓ答！又はＭＩＳＦＥＴからなるメモリセルを構成する
。メモリセルは、ゲート電極と基板との間に形成される
ＭＩ’Ｓ谷量から、又は、このＭＩＳ容量の両側のメモ
リセルのチャネル領域を電流の供給口（ソース）及び取
出口（ドレイン）と見なしてＭＩＳＦＥＴからなると言
うことができる。各々のメモリセルは、したがって、直
列に接続される。第１層目ゲート電極と第２層目ゲート
電極との間（メモリセル間）には、ソース領域又はドレ
イン領域に相当する半導体領域を設ける必要がない。し
たがって、メモリセル面積を極めて縮小することができ
る。

〔発明が解決しようとする問題点〕

本発明者は、前述の縦型マスクＲＯＭにおいて、メモリ
セルの情報の書込みについて検討した結果、次の問題点
が生じることを見出した。

前記第２層目ゲート電極で構成されるメモリセルの情報
の書込みは、次のように行われる。まず、基板上に第１
層目ゲート電極を形成する。この後、情報が書込まれる
メモリセル、つまり、第１層目ゲート電極間の基板主面
に、第１層目ゲート電極をマスクにして、第１の情報書
込用不純物を導入する。前記第１の情報書込用不純物は
、第２層目ゲート電極が形成されるべき領域下のしきい
値電圧制御領域（チャネル領域）において、しきい１直
電圧なデプレ、ンヨン型からエンハンスメント型又はそ
の逆に設定する。前記第１の情報の書込みは、第１層目
ゲート電極を不純物導入のマスクに使用しているので、
第１層目ゲート電極に対して自己整合的に形成すること
ができる。

一方、２ｇ１層目ゲート電極で構成されるメモリセルの
情報の書込みは、次のように行われる。まず、第１層目
ゲート電極が形成されるべき領域下の基板主面部に、予
じめ第２の情報書込用不純物を導入する。前記第２の情
報書込用不純物は、メモリセルのしきいＩｔ　電圧をデ
プレッション型からエンハンスメント型又はその逆に設
定する。この後、前記第２の情報書込用不純物が導入さ
れた基板上に、第１層目ゲート電極を形成する。このた
め、前記第２の情報書込用不純物が導入された領域と、
第１層目ゲート電極との間に、製造工程におけるマスク
合せ余裕が必要となる。このマスク合せ余裕は、第１層
目ゲート電極のゲート長寸法を増加し、メモリセル面積
を増加させるので、縦型マスクＲＯＭの集積度を低下す
るという問題を生じる。

また本究明者は、さらに前述の縦型マスクＲＯＭの高集
積化について検討した結果、以下の問題も生じることを
見出した。

各々の第２７３目ゲート？［極は、第１層目のゲート電
極上で離隔寸法を有する。このため、前記離隔寸法を考
慮して、設計上、第１層目ゲート電極のゲート長寸法を
前記離隔寸法分だけ長くする必要がある。

本発明の目的は、縦型マスクＲＯＭを有する半導体記憶
装置の集積度を向上することが可能な技術を提供するこ
とにある。

本発明の他の目的は、メモリセルの情報の書込をゲート
電極に対して自己整合的に行い、前記第１目的を達成す
ることが可能な技術を提供することにある。

本発明の他の目的は、第１層目グー）！極でイ；４成さ
れるメモリセルの情報の書込みを、第１層目ゲート電極
に対して自己整合的に行うことが可能な技術を提供する
ことにある。

本発明の他の目的は、メモリセルのゲート電極のゲート
長寸法を縮小し、前記第１目的を達成することが可能な
技術を提供することにある。

本発明の他の目的は、１層目ゲート電極のゲート長寸法
を縮小することが可能な技術を提供することにある。

本発明の他の目的は、縦型マスクＲＯＭを有する半導体
記憶装置の動作速度の高速化を図ることが可能な技術を
提供することにある。

本発明の他の目的は、縦型マスクＲＯＭを有する半導体
記憶装置において、製造工程の完了までに要する時間の
縮小（以下、工完短縮という）を図ることが可能な技術
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

縦型マスクＲＯＭを有する半導体記憶装置の第り層目ゲ
ート電極を形成した後に、前記第１層目ゲート電極下の
基板主面部に、この第１層目ゲート電極を通して不純物
を導入し、情報の書込みを行う。

また、第２層目、第３層目ゲート電極の夫々を第１層目
ゲート電極間に又互に形成する。

〔作用〕

上述した手段によれば、第１層目ゲート電極で構成され
るメモリセルの情報の書込み（しきい値電圧の制御）を
、第１層目ゲート電極に対して自己整合的に行うことが
できるので、このメモリセル面積を縮小することができ
る。つまり、縦型マスクＲＯＭの集積度を向上すること
ができる。

また、第２層目ゲート電極と第３層目ゲート電極とを重
ね合せ、第１層目ゲート電極上における両者の離隔寸法
をなくすことができるので、第１層目ゲート電極のゲー
ト長寸法を縮小し、第１層目ゲート電極で構成されるメ
モリセル面積を縮小することができる。つまり、縦型マ
スクＲＯＭの集積度を向上することができる。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施例■である縦型マスクＲＯＭを第１図（等
価回路図）で示す。

第１図に示すように、縦型マスクＲＯＭのメモリセルア
レイには、ＭＩＳ容量又はＭＩＳＦＥＴ（以下単にＭＩ
ＳＦＥＴ）からなるメモリセルＱ。

〜Ｑ、が配置されている。メモリセルＱ１〜Ｑ。

は、直列に接続されている。８個（又は１６個。

３２個、・・・）のメモリセルＱ、〜Ｑ、は、８ビツト
（又は１６ビツト、３２ビツト・・・）からなる単位メ
モリセル行を構成している。

前記メモリセルＱは、″０′情報となるデプレッション
型（第１のしきい値電圧）又は″′１″情報となるエン
ハンスメント型（第２のしきい値電圧）のＭ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔで構成されている。メモリセ＝Ｑ、−Ｑ、の
ゲー）？ｌＣａの夫々には二列方向に延在するワード線
ＷＬが接続されており、ワード線ＷＬは、メモリセルＱ
の導通、非導通を制御するように構成されている。夫々
のワード線ＷＬは、その一端がＸデコーダ回路Ｘｄｅｃ
に接続されている。

単位メモリセル行のメモリセルＱ７、具体的にはメモリ
セルＱ、を構成するＭＩＳＦＥ’ｌ’のドレイ／は、行
方向に延在するデータ１ａＤＬ及びそのゲート電極Ｋ　
７１ｊチヤ一ジ信号φｐ’ｃが供給されるプリチャージ
用ＭＩＳＦＥ’ｌｌ’Ｑｐを介して′区の電圧Ｖｃｃに
接続されている。電源電圧Ｖｃｃは、例えば回路の動作
電圧５〔ｖ〕である。データ線ＤＬは、その一端が、カ
ラムスイッチを構成するＭ　Ｉ　８　Ｆ　Ｅ　’Ｉ’　
Ｑ　ｓを通し【コモンデータ線ＣＤに接続されている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲート電極は、Ｙデ
コーダ回路Ｙｄｅｃに接続されている。単位メモリセル
行のメモリセルＱａ、具体的にはメモリセルＱ、を構成
するＭ　Ｉ　８　Ｆ　Ｅ　Ｔのソースは、基準電圧Ｖｓ
ｓに”接続されている。基準電圧Ｖｓｓは、例えば回路
の接地電位０［：Ｖ’！である。後述するが、電源電圧
Ｖｃｃ、基準電圧Ｖｓｓの夫々は、列方向に配置された
複数の単位メモリセル行に共通で設けられており；電源
電圧用配線、基準電圧用配線の夫々を構成するよ゛うに
なっている。

単位メモリセル行は、前記プリチャージ用ＭＩ８ＦＥＴ
Ｑｐｃを中心に行方向に一対の対称形で構成されている
。この一対の単位メモリセル行は、行方向及び列方向に
繰り返しパターンで複数配置され、メモリセルアレイを
構成している。

エンハンスメント型のＭＩＳＦＥＴで構成されているメ
モリセル、例えばメモリセルＱ１〜Ｑ４は、デプレッシ
ョン型のＭＩＳＦＥＴに不純物を導入し、そのしきい値
電圧をエンハンスメント型に設定したものである。不純
物としては、ボロン（Ｂ）、フッ化ボロン（ＢＦｔ）等
のｐ型不純物が使用されている。

次に、実施例■の具体的な構成について、説明する。

本発明の実施例！である縦型マスクＲＯＭのメモリセル
アレイを第２図（要部平面図）で示し、第２図の■−■
線で切った断面を第５図で示す。

なお、第２図においては、本実施例の構成を６かり易く
するために、各導′亀層間に設けられるフィールド絶縁
膜以外の絶縁膜は図示しておらず、また、データ線及び
第２層目のゲート電極の一部を省略している。

第２図及び第３図において、１は単結晶シリコンからな
るｐ−型半導体基板（又はウェル領域）である。この半
導体基板１の主面には、フィールド１絶縁膜２、ｐ型チ
ャネルストッパ領域３の夫々が設けられている。フィー
ルド絶縁膜２及びチャネルストッパ領域３は、半導体素
子間を電気的に分離するように構成されている。フィー
ルド絶縁膜ｉ＆耘単位メモリセル行の形状（具体的には
、単位メモリセル行のＭＩＳＦＥＴのゲート幅又はチャ
ネル幅寸法）を規定するように構成されている。

単位メモリセル行のメモリセルＱ、〜Ｑ８は、夫々、半
導体基板１の主面に形成されている。

メモリセルＱ＋　　ｌ　Ｑｓ　　＋　Ｑｓ　　＋　Ｑｙ
は、半導体基板１、ゲート絶縁膜４及び第１層目ゲート
電極５からなるＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ｓで構成され
ている。メモリセルＱ、、Ｑ、、Ｑ、、Ｑａは、半導体
基板１、ゲート絶縁膜８及び第２Ｒｉ目ゲート電極９か
らなるＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ｓで構成されている。

ゲート絶縁膜４．８の夫々は、例えば、酸化シリコン膜
で形成されている。

第１ノー目ゲート電極５は、製造工程における第１層目
の導電層（ゲート材料）で構成されており、例えば、多
結晶シリコン膜で形成されている。第２層目ゲート電極
９は、製造工程における第２１音目の導電層（ゲート材
料）で構成されており、例えば、多結晶シリコン膜で形
成されている。メモリセルＱ、、Ｑ、、Ｑ、、Ｑ、の夫
々の第１層目ゲート電極５は、ゲート長（チャネル長）
方向に所定の間隔で配置されている。メモリセルＱ２゜
Ｑ、、Ｑ、、Ｑ、の夫々の第２層目ゲート電極９は、第
１層目ゲート電極５間に、夫々の端部な第１層目ゲート
電極５上部に重ね合わせるように配置されている。

メモリセルＱ、　　、Ｑ、　　、Ｑ、　　、Ｑ、の夫々
の第１層目ゲート電極５には、それと一体に形成された
ワード線（ＷＬ）５Ａが構成されている。メモリセルＱ
、、Ｑ、、Ｑ、、Ｑ、の夫々の２ノ脅目ゲート電極９に
は、それと一体に形成されたワード線（ＷＬ）９Ａが構
成されている。

また、ゲート電極５．９の夫々は、高融点金属（Ｍｏ、
Ｔｉ、Ｔａ、Ｗ）膜若しくは高融点金属シリサイド（Ｆ
ｖｆｏＳｉ、、ＴｉＳｉ２．Ｔａｘｉ！、ＷＳｉ２）膜
の単層で構成してもよい。また、ゲート電極５．９の夫
々は、多結晶シリコン膜上に高融点金属膜若しくは高融
点金属シリサイド膜を重ね合わせた複合膜で構成しても
よい。

メモリセルＱ、〜Ｑ、の夫々は、情報が書込まれていな
い場合、デプレッション型のＭ　Ｉ　Ｓ　Ｆ　ＥＴとさ
れ、低いしきい値電圧を有するように構成されている。

すなわち、図示は省略するが、ｐ型半導体基板１のメモ
リセル形成領域の主面はｎ型不純物（例えばリン）の導
入によりｎ型化される。

情報が書込まれたメモリセルＱ１及びＱ、のしきい値電
圧制御領域（チャネル領域）には、ｐ型半導体領域７Ａ
が設けられている。同様に、情報が書込まれたメモリセ
ルＱ、及びＱ４のしきい値電圧制御領域には、ｐ型半導
体領域６が設けられている。半導体領域７Ａ、６の夫々
は、デプレッシロｙ型つまり低いしきい値電圧を持つ複
数のＭＩｓｐＥｒをエンハンスメント型つまり高いしき
い値電圧を持つＭＩＳＦＥＴに変更するようになってい
る。

後に詳述するが、半導体領域７Ａは、第１層目ゲート電
極５に対して自己整合的に形成され、半導体領域６は、
第１層目ゲート電極５に対して自己整合的に形成される
。半導体領域６下の半導体基板１内の深い領域には、ｐ
型半導体領域７Ｂが形成される。前記深い領域とは、メ
モリセルＱ１、Ｑ４の夫々のしきい値電圧制御領域以外
の領域である。半導体領域７Ｂは、半導体領域７Ａと同
一工程で形成されるものであるが、メモリセルＱ１、Ｑ
４の夫々のしきい値電圧を変動させない領域に形成され
る。

このように構成される単位メモリセル行の一端側（メモ
リセルＱ、側）には、プリチャージ用ＭＩ８ＦＥ’ｌ’
Ｑｐｃが接続されている。Ｍ　Ｉ　Ｓ　Ｆ　ＥＴＱｐｃ
は、半導体基板１の主面に形成され、ゲート絶縁膜４、
ゲート電極５、ソース領域若しくはドレイン領域である
一対のｎ十型半導体領域１０で構成されている。ＭＩＳ
ＦＥＴＱｐｃと単位メモリセル行との接続は、ＭＩＳＦ
ＥＴＱｐｃのソース領域である半導体領域１０がメモリ
セルＱ。

のドレイン領域として共用することで行われる。

ＭＩＳＦＥＴＱｐｃのドレイン領域である半導体領域１
０には、電源電圧Ｖｃｃが印加される配線（電源電圧用
配線）１３が接続されている。配線１３は、例えば７オ
スフオシリケートガラス（ＰＳＧ）膜からなる眉間絶縁
膜ｌｌ上に、それに形成された接続孔１２を通して半導
体領域１０と電気的に接続し、延在している。配線１３
は、製造工程における第１層目の配置、例えば、アルミ
ニラム膜や所定の添加物（Ｃｕ、Ｓｉ）が含有させたア
ルミニウム膜で形成する。

メモリセルＱ、のドレイン領域及びＭＩ　８　ＦＢＴＱ
ｐｃのソース領域である半導体領域１０には、データ！
（ＤＬ）１６が接続されている。データ線１６は、例え
ばＰＳＧ膜からなる層間絶縁膜１４上に、それに形成さ
れた接続孔１５を通して半導体領域１０と電気的に接続
し、延在している。

データ線１６は、製造工程における第２層目の配線、例
えば、配置ａ１３と同様のアルミニウム膜で形成する。

単位メモリセル行の他端（メモリセルＱｓ（Ｑｌｌ）に
は、メモリセルＱ、のソース領域とし７てのｎ＋型半導
体領域１０を介して、基準電圧Ｖｓｓが印加される配線
（基準電圧用配ｍ）１３が接続されて０る、 次に、このように構成される縦型マスクＲＯＭの製造方
法及び情報書込方法について、第４図乃至第７図（各製
造工程毎に示すメモリセルアレイの要部断面図）を用い
て簡単に説明する。

まず、第４図に示すように、ｐ〜型半導体基板ｌの主面
に、フィールド絶縁ｇ２、ｐ型チャネルストッパ領域３
の夫々を形成する。

次に、半導体素子形成領域の半導体基板１の主面上に、
ゲート絶縁膜４を形成する。ゲート絶縁膜４は、例えば
、半導体基板１０表面を酸化して形成した酸化シリコン
膜を用い、１００〜３００〔Ｘａ程度の膜厚で形成する
。図示しないが、この後、ゲート絶縁膜４を通して半導
体基板ｌの主面部であって、メモリセルの形成される領
域つまりメモリセルのＭＩ、９ＦＥＴのしきい値電圧制
御領域（チャネル領域）に、しきい値電圧を調整する不
純物を導入する。しきい値電圧を調整する不純物は、メ
モリセルＱをデプレッションｆｆ１ｆＪＩｓＦ　Ｅ　Ｔ
つまり低いしきい値電圧を有するＭ　Ｉ　Ｓ　ＦＥＴと
するために導入される。不純物は、ｎ型不純物（Ａ　ｓ
　、　Ｐ　）を用い、イオン打込みで導入する。

次に、例えば、Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐ
ｏｓｉｔｊｏｎ（ＣＶＤ）法により多結晶シリコン膜を
半導体基板の主面に形成し、その後、前記多結晶シリコ
ン膜をバターニングして、ゲート絶縁膜４の所定上部に
、第１層目ゲート電極５を形成する。第１層目ゲート電
極５は、例えば、前記ゲート電極５の抵抗値を低減する
目的で、不純物（Ａｓ、Ｐ）が導入された多結晶シリコ
ン膜を用いてもよい。前記多結晶シリコン膜は、３００
０〜１００００（Ａ）程度の膜厚で形成する。この第１
層目ゲート電極５を形成する工程でＭＩＳＦ’ＥＴから
なるメモリセルＱ、、Ｑ、、Ｑ、及びＱ、が形成される
。

次に、第５図に示すように、メモリセルＱ、及びＱ４形
成領域（第１層目ゲート電極５間の第２層目ゲート電極
９が形成されるべき領域）が開口された不純物導入用マ
スク・１７を形成する。マスク１７は、製造工程におけ
るマスク合せずれを考慮して、その開口端部が第１層目
ゲート電極５上に位置するように形成されている。マス
ク１７は、例えば、フォトレジスト膜で形成する。

次に、メモリセルＱ２及びＱ４形成領域の半導体基板１
０表面に第１の情報を書込むための不純物６ａを導入し
、第１回目の情報の書込みを行う。

情報書込用不純物６ａの導入は、マスク１７及びこれか
ら露出する第１層目ゲート電極５をマスクとして用いる
。不純物６ａは、メモリセルＱ２、Ｑ４の夫々のしきい
値電圧制御領域に導入され、これら０Ｍｌ５ＦＥＴを低
いしきい値電圧を持つデプレッション型Ｍ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔから高いしきい値電圧を持つエンハンスメント
型Ｍ　Ｉ　Ｓ　Ｆ　Ｂ　Ｔに設定する。不純物６ａは、
ｌＸｌ０”−３Ｘ１０’８（ａｔｏｍｓ／ｃｒＡ）程度
の不純物濃度のフッ化ポロン（ＢＦｚ）を用いる。不純
物６ａは、第１ＷＪ目ゲート電極５を通過しない低エネ
ルギ例えば６０（ＫｅＶ）程度の低エネルギのイオン打
込みで導入する。この条件で導入される不純物６ａの不
純物濃度は、半導体基板１の表面からＯ〜３０　ｏ（Ｘ
）程度の深さにピークを有する。

このように、半導体基板１上に第１層目ゲート電極５を
形成した後に、第１層目ゲート電極５間（第２層目ゲー
ト電極９が形成されるべき領域）の半導体基板１の主面
部に、不純物６ａを導入し、第１回目の情報の書込みを
行うことＫより、第１層目ゲート電極５をマスクとして
情報書込用不純物６ａを導入するので、第１層目ゲート
電極５に対して情報書込用不純物６ａを自己整合的に導
入することができる。つまり、メモリセルＱ２、Ｑ。

の夫々の情報の書込みを、第１７ｉｆｌ目ゲート電極５
に対して自己整合的に行うことができるので、製造工程
におけるマスク合せ余裕寸法を低減し、メモリセルＱ、
〜Ｑ、の面積を縮小することができる。

次に、マスク１７を除去し、第６図に示すように、メモ
リセルＱ、及びＱ、領域（第１層目ゲート電極５領域）
が開口された不純物導入用マスク１８を形成する。マス
ク１８は、製造工程におけるマスク合せずれを考慮して
、その開口端部が不純物６ａが導入された第２ｍ目ゲー
ト電極９形成領域上に位置するように形成されている。

マスク１８は、例えば、フォトレジスト膜で形成する。

次に、メモリセルＱ１及びＱ３領域（第１鳩目ゲート電
極５下）の半導体基板ｌの表面に、第１層目ゲート電極
５を通して第２の情報を書込むため不純物７ａを尋人し
、第２回目の情報の書込みを行う。不純物７ａの導入は
、マスク１８及びこれから露出する第１層目ゲート電極
５をマスクとして用いる。不純物７ａは、メモリセルＱ
１、Ｑ。

の夫々のしきい値電圧制御領域に導入され、これらのＭ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを低いしきい値電圧を持つデプレ
ッショ、ン型ＭＩ８Ｆ’ＥＴから高いしきい値電圧を持
つ工ンハ／スメント型Ｍ　Ｉ　８　Ｆ　Ｅ　’ｒにスル
。

不純物７ａは、Ｉ　Ｘ　１０”　〜３　Ｘ　１０”　ｌ
：　ａｔｏｍｓ／　ｃＡ　）程度の不純物濃度のボロン
（Ｂ）を用いる。

不純物７ａは、第１層目ゲート電極５を通過する高エネ
ルギ例えば３００（ＫｅＶ）程度の高エネルギのイオン
打込みで導入する。なお、マスク１８は、このイオン打
込みによっても不純物が透過しないように、十分に厚く
形成される。マスク１８の開口内に露出するメモリセル
Ｑ！、Ｑ４形成領域においては、第１Ｎ！１目ゲート１
！極５を通さないので、不純物７ａは、しきい匝電圧制
御領域以外の半導体基板１内の深い領域に導入される。

つまり、メモリセルＱ２、Ｑ４形成領域において、情報
書込用不純物７ａは、しきい値電圧に影響しない領域に
導入される。この条件で導入される不純物７ａの不純物
濃度は、メモリセルＱ、　、Ｑ、領域において、半導体
基板ｌの表面からθ〜３００［Ａ）程度の深さにピーク
を有する。また、メモリセルＱ、　、　Ｑ、形成領域に
おいて、不純物７ａの不純物濃度は、半導体基板１の表
面から３０００〜１００００．［Ａ］程度の深さにピー
クを有する。

このように、半導体基板ｌ上に第１層目ゲート電極５を
形成した後に、第１層目ゲート電極５下の半導体基板１
主面部に、第１層目ゲート電極５を通して第２の情報書
込用不純物７ａを導入し、第２回目の情報の書込みを行
うことにより、第１層目ゲート電極５で構成されるメモ
リセルＱｌｓＱ３の情報の書込み（しきい値電圧の制御
）を、第１層目ゲートｉｍ極５に対して自己整合的に行
うことができる。つまり、第１層目ゲート電極５と不純
物７ａが導入される領域との製造工程におけるマスク合
せ余裕寸法がいらなくなる。したがって、第１層目ゲー
ト電極５、第２層目ゲート電極９の夫々のゲート長寸法
をおｄ小じ、メモリセルＱ。

〜Ｑ６面積を縮小することができるので、縦型マスクＲ
ＯＭの集積度を著しく向上することができる。

また、メモリセルＱ１〜Ｑ８の夫々のゲート長寸法を地
小し、単位メモリセル行の直列抵抗値を低減することが
できるので、情報読出動作におけるプリチャージ電位の
引き抜き速度を速くし、縦型マスクＲＯＭの動作速度の
高速化を図ることができる。

また、第２回目の情報の書込みは、第１層目ゲート電極
５を形成した後に、この第１層目ゲート電極５を通して
情報書込用不純物７ａを導入して行うので、第１層目ゲ
ート電極５を形成する前に、第２の情報を書き込む場合
にくらベニ完短縮を図ることができる。

前記第６図に示す第２回目の情報の書込みの後に、前記
マスク１８を除去し、さらに、前記情報書込用不純物７
ａの打ち込みにより汚染された第１　Ａｊ目ゲート電極
５間のゲート絶縁膜４をライトエツチングして除去する
。その後、第７図に示すように、新に、メモリセルＱ２
　、Ｑ、、Ｑ、及びＱ８形成領域（第１層目ゲート電極
５間）において、ケート絶縁膜８を形成する。ゲート絶
縁膜８は、半導体基板１０表面を酸化して形成した酸化
シリコン膜を用いるっ 次に、ゲート、ｌ；縁膜８上に第２ノΔ目ゲート電極９
を形成する。第２層目ゲート１ハ極９は、例えば、第１
層目ゲート電極５と同様に、ＣＶＤ法により多結晶シリ
コン膜を半導体基板ｌの主面上に形成し、その後エツチ
ングによりパターニングして形成する。前記エツチング
によりバターニングされた第２層目ゲート電極９のそれ
ぞれは、第１層目ゲート電極上で離隔寸法を持つように
形成される。

この第２層目ゲート電極９を形成する工程により、メモ
リセルＱ、、Ｑ、、Ｑ、及びＱ、が形成される。

次に、プリチャージ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｐ
のゲート′Ｉｌｆ極５の両側部及びメモリセルＱ、の一
側部に、ｎ生型半導体領域１０を形成する。半導体領域
１０は、ゲート電極５及び９をマスクとして用い、イオ
ン打込みでｎ型不純物（例えばＡｓ）を導入し、さらに
アニール（熱処理）″ｆ′ることにより形成することが
できる。なお、前記導入された情報書込用不純物６ａ、
７ａの夫々は、半導体領域１０を形成するアニール工程
等により、ｐ型半導体領域６．７Ａ、７Ｂの夫々に形成
される。

次に、層間絶縁膜１１、接続孔１２、配綜１３、層間絶
縁膜１４、接続孔１５、データ線１６の夫夫を順次形成
することにより、前記第２図及び第３図に示す縦型マス
ク１％　ＯＭは完成する。

なお、本発明は、前記第１回目の情報の書込みと第２回
目の情報の書込みとを入れ替えてもよい。

つまり、本発明は、第１層目ゲート電極５を形成する工
程の後に、第１層目ゲート電極５を通して不純物７ａを
導入し、この後、第１層目ケート電極５間に、不純物６
ａを導入してもよい。

また、不発明は、メモリセルＱ、−Ｑ、を予じめエンハ
ンスメント型Ｍ　Ｉ　８　Ｆ　Ｅ　’Ｉ’に設定してお
き、不純物を導入することにより、所定のメモリセルＱ
をデプレッション型ＭＩ８ＦＥＴとなるような低いしき
いｆ＋ｆＥ　電圧に設定してもよい。この場合、不純物
として、Ａｓ又はＰのｎ型不純物を使用する。

〔実施例■〕

本実施例■は、第１層目ゲート電極を通して情報書込用
不純物を導入する情報の書込みにおいて、第１ＪＶ！ｉ
目ゲートＭｓ、極下、第２層目ゲート電極下の夫々に導
入される情報書込用不純物の深さ方向の位置を制御する
ことができる、本発明の他の実施例である。

本発明の実施例■である縦型マスクＲＯＭを第８図（所
定の製造工程における要部断面図）に示す。

本実施例Ｈにおいては、第１層目ゲート電極５下への情
報の書込みに先立って、第１層目ゲート電極５の上部に
マスク１９を形成した後に、不純物７ａをイオン打込み
により導入する。マスク１９は、例えば第１層目ゲート
電極５の加工々程（エツチング工程）で同時に形成され
る（重ね切りされる）。すなわち、基板上全面に堆積さ
れたゲート電極５形成のための多結晶シリコン層上に、
さらに、例えばＣＶＤ等で形成される酸化シリコン膜や
窒化シリコン膜が形成される、この後、図示しないフォ
トレジスト膜を用いたＲＩＥ（リアクティブイオンエツ
チング）等の異方性エツチングによりこれらの絶縁膜及
び多結晶シリコンを順次エツチングして第１層目ゲート
電極Ｍ極５及びマスク１９を形成する。また、マスク１
９は、第１層目ゲート電極５を加工するために用いたエ
ツチングマスクつまりフォトレジスト膜で形成してもよ
い。

この場合、マスク１８と１９とを共にポジ型とすること
な（、いずれか一方又は両方をネガ型とする。

このように、第１層目ケート電極５の上部にこれに自己
整合的にマスク１９を形成し、両者を通して不純？！１
７ａを導入して第１　Ｈｉミグ−％極５下への情報の書
込みを行う。これにより、マスク１９で不純物７ａの打
込みエネルギを大きくできるので、第１層目ゲート電極
５下、！２層目ゲート電極９下の夫々に導入される不純
物７ａの位置の差を充分に確保する（位置の差を大きく
する）ことができる。つまり、メモリセルＱ、、Ｑｔの
基板表面に不純物７ａを導入するようなエネルギを選択
したとき、メモリセルＱｔ　、Ｑ＝が形成されるべき領
域下に導入される不純物７ａが、メモリセルＱ、　、　
Ｑ、のしきい値電圧に、より影響を与えないように、深
い位置に形成することができる。これにより縦型マスク
）（、ＯＭの情報書込みの信頼性を向上できる。

この実施例■において、不純物６ａのイオン打込み及び
その他の工程は、実施例Ｉと同機に行なわれる。

〔実施例■〕

本実施例■は、単位メモリセル行の第２層目ゲート電極
間の離隔寸法を低減し、縦型マスクＲＯＭの集積度をさ
らに向上した、本発明の他の実施例である。

本発明の実施例■である縦型マスクＲＯＭのメモリセル
アレイを第９図（要部断面図）、第１０図（要部断面図
）及び第１１図（要部断面図）で示す。

本実施例■は実施例■における第２層目ゲート電極９に
代えて第２層目ゲート１ＪＬ極９Ａと第１層目ゲート電
極５ 層）９Ｂとを交互に形成している。第１層目ゲート電極
５下は、第１層目ゲート電極５間に１つ置きに配置され
る。第３層目ゲート電極９Ｂは、第２層目ケート電極９
Ａを形成した後に、第２層目ゲート電極９人間の第１層
目ゲート電極５間に配置される。つまり、第２層目ケー
ト電極９Ａ、第３Ｊ′ｅＪ目ゲート電極９Ｂの夫々は、
ゲート長方向に、第１層目ゲート電極５間に交互に形成
されている。

つまり、第２層目ゲート電極９への端部と第３層目ゲー
ト電極９Ｂの端部は、第１層目ゲート電極上で重なり合
うように形成される。

このように構成される縦型マスクｉ−ＬＯＭは、第２層
目ゲート電極９Ａと第３Ｉｒ１目ゲート電極９Ｂとを重
ね合せ、第１層目ゲート電極５上における両者（９Ａと
９Ｂ）の離隔寸法をなくすことができる。すなわち、実
施例ＩＫおけるそれぞれのゲート電極９０間隔（通常、
最小加工寸法とされる）が不要とされる。このため、前
記離隔寸法を考慮して、設計上第１層目ゲート電極５の
ゲート長寸法を長（見積る必要がないので、第１Ｊｖ１
目ゲート電極５のゲート長寸法を縮小し、第１層目ゲー
ト電極５で構成されるメモリセルＱ、、Ｑ、、Ｑ。

及びＱ７の面積を縮小することができる。つまり、縦型
マスクＲＯＭの集積度をより向上することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、本発明の縦型マスク）ＬＯＭは、これがＰＬＡ
（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ
　）等の論理回路として用いられた場合をも含む。例え
ば、第１Ｏ図に示すように、本発明の縦型マスクＲＯＭ
と同一の構成によって、Ｙデコーダ回路の一部Ｙｄｅｃ
ｌを構成することができる。第１２図において、Ｙｄｅ
ｃｌは、単位メモリセル行とプリチャージ用ＭＩＳＦＥ
ＴＱｐｃとの間に接続され、単位メモリセル行をデータ
線ＤＬに選択的に接続するＯＹデコーダＹｄｅｃｌの単
位選択回路は、Ｍ　ＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　、　〜
Ｑ　ｄ　ｎからなる。ＭＩＳＦＥＴＱｄ。

〜Ｑｄｎは、本発明に従っ【デイプレジ四ン型又はエン
ハンスメント型とされる。１つの単位選択回路が１つの
メモリセル行に相当する。ＹデコーダＹｄｅｃｌには、
図示しないアドレスバッファ回路において発生された相
補アドレス信号のうちの所定の一部の信号が供給され、
ＭＩＳＦＥＴＱｄ。

〜Ｑ　ｄ　ｎ等の各ゲート電極に供給される。第１０図
に示す縦型マスクＲＯＭは、電源電圧線を中心としてＭ
ＩＳＦＥＴＱｐｃ　、ＹデコーダＹｄｅｃｌ、メモリセ
ルアレイを対称に配置し、これをくり返すことによって
、構成される。そして、同一のデータ線に対応する複数
の単位メモリセル行のうち、ＹデコーダＹｄｅｃｌによ
って選択された１つが、データ線に接続される。この場
合、ＹデコーダＹｄｅｃｌは、メモリ回路ではなく、１
つのメモリセル行を外部からの信号に応じて選択する論
理回路と見ることができる。

なお、特に、縦型マスクＲＯＭに゛おいて、第１２図の
ように、Ｙデコーダの一部をメモリセルアレイと同一構
成とすることによって、さらにその集積度を向上するこ
とができる。

また、上記実施例１〜■を組合せて実施することが可能
である。

メモリセルの周辺回路を構成するＭ　１．　Ｓ　Ｆ　Ｅ
　ＴＱｐｃ等は、公知のＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ
　ＤｏｐｅｄＤｒａｉｎ）構造、Ｄ　Ｄ　Ｄ　（Ｄｏｕ
ｂｌｅ　ＤｉｆｆｕｓｅｄＤｒａｉｎ）構造等の桟々の
構造であってもよい。

メモリセルアレイは、ｎ型半導体基板内に形成されたｐ
−型ウェル領域内に形成してもよい。

縦型マスクｌ−ＬＯＭが、他の論理回路と共に同一半導
体基板上に形成されたような、例えば１チツプマイクロ
コンビーータのような半導体集積回路装置にも本発明は
有効である。

ゲート電極（ワード線）は、４層以上の導体層のくり返
しによって形成されてもよい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

縦型マスクＲＯＭの第１層目ゲート電極を形成した後に
、前記第１層目ゲート電極下の基板主面部に、この第」
層目ゲート電極を通して情報書込用不純物を導入し、情
報の書込みを行うことにより、第１層目ゲート電極で構
成されるメモリセルの情報の書込みを、第１７ｍ目ケー
ト’ｄｉ他に対して自己整合的に行うことができるので
、このメモリセル面積を縮小し、縦型マスクＲＯＭの集
積度を向上することができる。

また、第２１曽目、第３層目ゲート電極の夫々を第１Ｗ
１目ケート電極間に交互に形成したことにより、第２ノ
曽目ゲート也極と第３鳩目ケート電４虞とを重ね合せ、
第１層目ゲート電極上における両者の離隔寸法をな（す
ことができるので、第１層目ゲート電極のゲート長寸法
を縮小し、第１層目ゲート電極で構成されるメモリセル
面積を縮小し、線型マスクＲＯＭの集積度をより向上す
ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例■である縦型マスク）ｔＯＭ
の等価回路図、 第２図は、前記縦型マスクＲＯＭのメモリセルアレイを
示す要部平面図、 第３図は、第２図のｎｔ−ｎｔａで切った断面図、第４
図乃至第７図は、前記第３図に示すメモリセルアレイの
各製造工程毎の要部断面図、第８図は、本発明の実施例
■である縦型マスクＲＯＭにおいて、所定の製造工程で
のメモリセルアレイを示す要部断面図、 第９図は、本発明の実施測用である縦型マスクＲＯＭの
メモリセルアレイを示す要部平面図、第１０図は、本発
明の実施例■である縦型マスク）ＬＯＭにおいて、所定
の製造工程でのメモリセルアレイを示す要部断面図、 ＠１１図は、第９図のＩＶ−ＩＶ腺で切ったピノｒ血図
、第１２図は、本発明の他の適用例を示す回路図である
。 図中、ｌ・・・半導体基板、４，８・・・ゲート絶縁膜
、５．９，９Ａ、９Ｂ・・・ゲート電極、５Ａ、９Ａ。 ＷＬ・・・ワード線、６，７Ａ、７Ｂ、１０・・・半導
体領域、５ａ、７ａ・・・情報書込用不純物、１３・・
・配線、１６　、　ＤＬ・・・データ藤、１７，１８．
１９・・・マスク、Ｑ１〜Ｑ、・・・メモリセル、Ｑｐ
ｃ・・・ＭＩＳＦＥＴである。 代理人　弁理士　　小　川　勝　男　　７，１−−、、
／

Claims (1)

1. 【特許請求の範囲】 １、ゲート長方向に所定の間隔で複数配置される第１層
   目ゲート電極間に、第２層目ゲート電極を形成する縦型
   マスクＲＯＭを有する半導体集積回路装置の製造方法で
   あって、基板上に第１層目ゲート電極を形成する工程と
   、該第１層目ゲート電極をマスクとして、該第１層目ゲ
   ート電極間の基板主面部に、情報書込用不純物を導入し
   、第１の情報を書込む工程と、該第１の情報が書込まれ
   た基板主面上に、第２層目ゲート電極を形成する工程と
   を備え、前記第１層目ゲート電極を形成する工程の後又
   は前記第１の情報を書込む工程の後に、前記第１層目ゲ
   ート電極下の基板主面部に、該第１層目ゲート電極を通
   して情報書込用不純物を導入し、第２の情報を書込む工
   程を備えたことを特徴とする半導体記憶装置の製造方法
   。 ２、前記第１層目ゲート電極、前記第２層目ゲート電極
   の夫々は、ＭＩＳダイオードからなるメモリセルを構成
   することを特徴とする特許請求の範囲第１項に記載の半
   導体記憶装置の製造方法。 ３、前記第１の情報を書込む工程は、第１層目ゲート電
   極を通過しない程度の低エネルギのイオン打込みで情報
   書込用不純物を導入し、前記第２の情報を書込む工程は
   、第１層目ゲート電極を通過する程度の高エネルギのイ
   オン打込みで情報書込用不純物を導入することを特徴と
   する特許請求の範囲第１項又は第２項に記載の半導体記
   憶装置の製造方法。 ４、前記第２の情報を書込む工程は、第１層目ゲート電
   極下のしきい値電圧制御領域に情報書込用不純物を導入
   し、第２層目ゲート電極下には、しきい値電圧制御領域
   以外に情報書込用不純物を導入することを特徴とする特
   許請求の範囲第１項乃至第３項に記載の夫々の半導体記
   憶装置の製造方法。 ５、前記第１層目ゲート電極上には、該第１層目ゲート
   電極に対して自己整合的に、絶縁膜、フォトレジスト膜
   等のマスクが形成されることを特徴とする特許請求の範
   囲第１項乃至第４項に記載の夫々の半導体記憶装置の製
   造方法。 ６、前記マスクは、前記第２の情報を書込む工程におい
   て、第１層目ゲート電極下、第２層目ゲート電極下の夫
   々に導入される情報書込用不純物の位置を制御するよう
   に形成されていることを特徴とする特許請求の範囲第５
   項に記載の半導体記憶装置の製造方法。 ７、前記第１及び第２の情報を書込む工程は、第２層目
   及び第１層目ゲート電極下のしきい値電圧を、デプレッ
   ション型からエンハンスメント型に若しくはその逆に設
   定する工程であることを特徴とする特許請求の範囲第１
   項乃至第６項に記載の夫々の半導体集積回路装置の製造
   方法。 ８、半導体記憶装置は、 主面を有する半導体基板と、 前記半導体基板の主面上に形成された絶縁膜と、 上記絶縁膜上に形成された第１導電層と、 上記絶縁膜上に形成され、かつ、上記第１導電層の少な
   くとも一部と重なる第２導電層と、上記絶縁膜上に形成
   され、かつ、上記第１及び第２導電層のそれぞれと少な
   くとも一部が重なる第３導電層とを含み、 さらに、上記、第１、第２及び第３導電層のそれぞれを
   ＭＩＳＦＥＴのゲート電極とすることによって、直列接
   続された複数のＭＩＳＦＥＴが形成されることを特徴と
   する。 ９、特許請求の範囲第８項記載の半導体記憶装置におい
   て、 上記直列接続された複数のＭＩＳＦＥＴの内の一部をデ
   ィプリーションタイプとし、残りの複数のＭＩＳＦＥＴ
   をエンハンスメントタイプとすることを特徴とする。 １０、特許請求の範囲第８項記載の半導体記憶装置にお
   いて、 上記第１、第２及び第３導電層は多結晶シリコンで作ら
   れていることを特徴とする。 １１、特許請求の範囲第８項記載の半導体記憶装置にお
   いて、 上記複数のＭＩＳＦＥＴは縦型ＲＯＭのメモリセルを含
   むことを特徴とする。 １２、ゲート長方向に所定の間隔で複数配置される第１
   層目ゲート電極間に、これより上層のゲート電極を形成
   する縦型マスクＲＯＭを有する半導体記憶装置の製造方
   法であって、基板上に第１層目ゲート電極を形成する工
   程と、該第１層目ゲート電極をマスクとして、該第１層
   目ゲート電極間の基板主面部に、情報書込用不純物を導
   入し、第１の情報を書込む工程と、該第１の情報が書込
   まれた基板主面上に、ゲート長方向に、第２層目、第３
   層目又はその上層のゲート電極を形成する工程とを備え
   、前記第１層目ゲート電極を形成する工程の後又は前記
   第１の情報を書込む工程の後に、前記第１層目ゲート電
   極下の基板主面部に、該第１層目ゲート電極を通して情
   報書込用不純物を導入し、第２の情報を書込む工程を備
   えたことを特徴とする半導体記憶装置の製造方法。 １３、半導体記憶装置は、 主面を有する半導体基板と、 前記半導体基板の主面上に形成された絶縁膜と、 上記絶縁膜上に列状に配置された複数の第１導電層と、 上記絶縁膜上に形成され、かつ、複数の前記第１導電層
   から選択された隣接する２つの第１導電層の各々に少な
   くともその一部が重なる第１の第２導電層と、 前記第１の第２導電層は、上記隣接する２つの第１導電
   層間に延在して設けられ、 上記絶縁膜上に形成され、かつ、上記隣接する２つの第
   １導電層の一方に近接して形成された他の第１導電層に
   少なくともその一部が重なる第２の第２導電層と、 前記第２の第２導電層と、上記第１の第２導電層とは離
   隔して形成され、 上記絶縁膜上に形成され、かつ、上記第１及び第２の第
   ２導電層に少なくともその一部が重なる第３導電層とを
   含み、 上記第３導電層は、上記第１、第２の第２導電層間に延
   在して形成され、 さらに、前記第１、第２及び第３導電層のそれぞれをＭ
   ＩＳＦＥＴのゲート電極とすることによって、直列接続
   された複数のＭＩＳＦＥＴが形成され、上記直列接続さ
   れた複数のＭＩＳＦＥＴの内の一部をディプリーション
   タイプとし、残りの複数のＭＩＳＦＥＴをエンハンスメ
   ントタイプとすることを特徴とする。 １４、特許請求の範囲第１３項記載の半導体記憶装置に
   おいて、 上記直列接続された複数のＭＩＳＦＥＴは縦型リードオ
   ンリメモリのメモリセルを含むことを特徴とする。 １５、特許請求の範囲第１３項記載の半導体記憶装置に
   おいて、 上記直列接続された複数のＭＩＳＦＥＴは縦型マスクＲ
   ＯＭのメモリセルを含むことを特徴とする。 １６、特許請求の範囲第１３項記載の半導体記憶装置に
   おいて、 上記第１、第２及び第３導電層は各々多結晶シリコン層
   で作られることを特徴とする。 １７、特許請求の範囲第１３項記載の半導体記憶装置に
   おいて、 上記半導体記憶装置は、３層ポリシリコンプロセスによ
   って形成されることを特徴とする。