JPH02267950A - 半導体基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は半導体基板、特にＳ　ＯＩ　（ｓｔｌｉｃｏｎ
−ｏｎｉｎｓｕｌａｔｏｒ）基板を用いてデバイスが形
成される半導体基板に関する。

〔発明の概要〕

本発明は、絶縁膜で分離された島状半導体薄層を有する
半導体基板において、上記島状半導体薄層を周囲の上記
絶縁膜表面より低い位置に形成して構成することにより
、上記島状半導体薄層を均一に形成できるようにすると
共に、島状半導体薄層への素子形成を容易にかつ高信頬
性をもって行えるようにしたものである。

〔従来の技術〕

近時、絶縁体上に薄膜単結晶シリコン層を形成してなる
所謂ＳＯＩ基板を用いて超ＬＳＩを作製する開発が進め
られている。各種のＳｏｌ基板の作製方法の中でも最も
結晶性が良く、特性面でも優れていると考えられるもの
に貼り合せ方式がある。

第７図は貼り合せ方式によるＳｏｌ基板の一例を示す。

第７図Ａに示すように鏡面シリコンウェーハ（４１）の
主面にフォトリソグラフィー技術を用いて複数の凸部（
４２）が形成されるように所定パターンの段差を形成す
る。そして、その主面上に絶縁膜例えばＳｉＯ□膜（４
３）を形成し、さらに段差を埋めるために全面に平坦化
用の層例えば多結晶シリコン層（４４）を形成し、この
多結晶シリコン層（４４）の表面を平坦研磨する。

次に、第７図Ｂに示すように平坦化された多結晶シリコ
ン層（４４）に別に鏡面シリコンウェーハ（４５）を貼
り合せた後、第７図Ｃに示すようにＳｉ０ｇ膜（４３）
ｉｌｌストッパーにして、シリコンウェーハ（４１）の
裏面より研磨し、ＳｉＯ□膜（４３）で分離された複数
の島状シリコン薄層（４６）を有したＳｏｌ基板（４７
）を得ている。

〔発明が解決しようとする課題〕

しかしながら、従来においては第７図Ｃで示す選択研磨
時、素子形成領域となる島状シリコン薄層（４６）の表
面と周囲の５ｉ（ｈ膜（４３）の表面とが同一高さにな
るようにシリコンウェーハ（４１）を研磨することを前
提としており、この場合、研磨終了時にウェーハ全面に
わたって同時にＳｉＯ２膜（４３）が露出するような研
磨ができなければならない。しかし実際には、ウェーハ
（４１）の裏面に厚さむらがあるため、その研磨は不可
能である。従って、現実には第８図に示すように、ウェ
ーハ内で部分的に５ｉＯｚｌＪ！（４３）が現われ、他
の部分にはシリコン層（４１Ａ）が残ってしまうという
不都合があった。また、従来では研磨盤として、剛体定
盤の面に例えばポリエステル不織布等のクロスを貼付け
て成る研磨盤を用いているため、更に研磨を続けてＳｉ
Ｏ□膜（４３）上に残存するシリコン層（４１Ａ）を研
磨した場合、Ｓｉｎ、膜（４３）の凹部内の島状シリコ
ン薄層（４６）が−点鎖線で示す如く研磨されてしまう
という不都合があった。そのため、Ｓｏｌ基板の選択研
磨については、ウェーハ全面において島状シリコン薄層
（４６）をＳｉＯ□膜（４３）と同一高さで実現するこ
とは極めて困難であった。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、ウェーハ全面において素子形成領域
となる島状シリコン薄層を均一に形成できると共に、島
状シリコン薄層への素子形成を容易にかつ高信軌性をも
って行なうことができる半導体基板を提供することにあ
る。

［課題を解決するための手段〕 本発明の半導体基板は、絶縁膜（ＳｉＯ２膜）（３）で
分離された島状半導体（シリコン）薄層（１５）を有す
る半導体基板（１６）において、島状半導体層（１５）
を周囲の絶縁膜（３）表面より低い位置に形成するよう
に構成する。

この半導体基板（Ａ）を形成する方法としては、貼合せ
ウェーハ（１２）への選択研磨時（第１図Ｅ。

Ｆ参照）、第４図に示すように、研磨定盤（２１）の上
に硬質パッド（２２）を貼布した研磨盤（３３）、ある
いは剛体定盤（７）の上に砥粒（８）を含有した軟質材
（１７）を塗布した研磨盤（工０）を用い、研磨液とし
てアルカリ性の溶液を使用する。

〔作用］ 上述の本発明の構成によれば、島状半導体層（１５）を
周囲の絶縁膜（３）より低い位置になるようにしたので
、ウェーハ全面において全ての島状半導体層（１５）を
均一に形成することができる。

なぜなら、研磨盤（３３）による研磨加工の特性（絶縁
膜（３）表面より高い位置に存するシリコン層（ＩＡ）
に対する研磨速度と低い位置に存するシリコン層（ＩＢ
）に対する研磨速度の比が約５０：１以上となる）から
絶縁膜（３）表面より低い位置になると研磨速度が急激
に低下するため、ウェーハ全面における島状シリコン薄
層（１５）を均一に形成することが可能となる。即ち、
ウェーハ（１）上の一部において絶縁膜（３）の表面が
露出した部分は、その段階から研磨速度が急激に低下し
、該部分の研磨が少し進む間にウェーハ全面における絶
縁膜（３）の表面よりも高い位置に存するシリコン層（
ＩＡ）が全て研磨されるため、ウェーハ全面において全
ての島状シリコン薄Ｊｌｉ　（１５）を露出させること
ができる。そして、島状シリコン薄層（１５）を絶縁膜
（３）表面より低い位置になるように研磨することによ
り、島状シリコン薄層（１５）をウェーハ全面において
ほぼ同じ厚さで均一に形成することができる。

また、予め島状シリコン薄層（１５）の底部から絶縁膜
（３）表面までの厚みを素子形成上必要とされる厚みよ
りも島状シリコン薄層（１５）の表面と絶縁層（３）の
表面との差分増やしておけば、選択研磨が完了した時点
で、所要する厚みの島状シリコン薄層（１５）を均一に
形成することが可能になる。

また、素子形成領域となる島状シリコン薄層（１５）が
絶縁膜（３）より低い位置に存するので、素子形成に伴
なう接触等によるきすの発生を軽減させることができる
と共に、汚染されにくいため、デバイスの信頼性を向上
させることができる。また、島状シリコン薄層へのデバ
イス形成時、ハンドリングが楽に行なえるので、容易に
デバイスを形成することができる。

（実施例〕 以下、第１図を参照しながら本発明の実施例に係る半導
体基板をその製法と共に説明する。

まず、第１図Ａに示すように、両面が鏡面加工されたシ
リコンウェーハ（１）の主面にフォトリソグラフィ技術
を用いて複数の厚さ１２００人の凸部（２）が形成され
るように所定パターンの段差を形成する。

次に、第１図Ｂに示すように、段差を有するシリコンウ
ェーハ（１）の主面上に厚さ１μｍ程度の熱酸化及びＣ
ＶＤ　（化学気相成長）によるＳｉＯ□膜（３）を形成
し、このＳｉＯ□膜（３）をバッファとして、更にこの
上にＣＶＤによる多結晶シリコン層（４）を厚さ５μｍ
程度堆積する。

次に、第１図Ｃに示すように、凸部（２）の影響による
多結晶シリコン層（４）上の凸部（１２００人程度０段
差）（５）を除去するために、多結晶シリコン層（４）
に対し平坦化研磨を行なう。この研磨加工は、第２図に
示す研磨盤、即ち基台（６）上のセラミック等で形成さ
れた平坦な剛体定盤（７）の表面に砥粒（例えばＣｅ０
ｚ＋　アルミナ等）（８）と軟質材（ホラ１−メルトワ
ックス、パラフィン、ピッチ、松ヤニ、ポンド剤等）（
９）の混合品を数十〜数百μｍの厚さに塗布してなる研
磨盤（１０）を用いる。このとき、研磨盤（１０）と研
磨されるウェーハ（１）間には水又は水に砥粒を混ぜた
懸濁液が注入される。この研磨では、いわゆる共摺り効
果で１２００人程度０段小なパターン凸部（５）のみが
研磨され、多結晶シリコン層（４）が平坦化される。尚
、面粗さ（平均粗さ）が１０Å以下の鏡面となされる。

次に、第１図りに示すように、別のシリコンウェーハ（
このウェーハに対しても面粗さが１０Å以下の鏡面加工
が施されることが好ましい）　（１１）を平坦化された
多結晶シリコン層（４）に直接接合して貼合せウェーハ
（１２）となす。このとき、両ウェーハ（１）及び（１
１）はＯＨ基を基本とした水素結合により自己吸着し、
その後、酸素雰囲気又は窒素雰囲気中で１１００°Ｃ，
２時間の熱処理を行なって貼合せ界面（ｆ）に対してバ
ルク並みの密着度をもたせる。

次に、第１図Ｅ（尚、この同図Ｅ以降は、上記同図Ａ−
Ｄとは配置を逆にしである）に示すように、貼合せウェ
ーハ（１２）の周端縁（ｌａ）　、　（ｌｌａ）に対し
面取りを行なう。この面取りは、最初粗い砥石にて一方
のウェーハ（１）の周端縁（１ａ）を中心に削り、別の
ウェーハ（１１）の周端縁（ｌｌａ）に対しては界面（
４２）をやや削る程度とする。その後、研磨表面に生じ
た砥石によるダメージ層をエツチング除去して加工歪み
をとる。このとき、一方のウェーハ（１）の他主面側に
おいてＲ（円弧）　（１３）が形成されるようにする。

通常、ウェーハは第３図に示すように、周端縁が断面円
弧状となっているため、後工程の一方のウェーハ（１）
に対する研磨加工の際、貼合せ界面（ｆ）付近まで研磨
したとき、一方のウェーハ（１）の周端縁（１ａ）が別
のウェーハ（１１）に対して浮いた状態となり、更にそ
の部分（１４）が非常に薄くなって欠は易くなる。この
部分（１４）が欠けるとダスト源、ゴミの原因となって
デバイス作成上の歩留りの低下につながる。従って、上
述の如く貼合せウェーハ（１２）に対し面取りを行なう
ことによって上記不都合を回避することができる。

しかる後、第１図Ｆに示すように、一方のウェーハ（１
）をその端面より平坦研磨（即ち、選沢研慶）してＳｉ
Ｏ□膜（３）で互いに分離された複数の島状シリコン薄
層（１５）を形成する。この研磨加工に用いられる研磨
盤としては、第４図に示すように、研磨定盤（２１）の
上に硬質パッド（ポリエステルの不織布にポリウレタン
を含浸させたもの、ポリウレタンのポーラス状シート等
）　（２２）を貼付した研磨盤（２３）を用いる。この
場合、〜研磨液としてアルカリ性の溶液（例えばエチレ
ンジアミンや水酸化カリウムの水溶液）を用い、更に一
方のウェーハ（１）に対し加圧５０〜２５０ｇ／ｃ＋Ｉ
！で押し付け、研磨液供給量を５〜１８００ｃ／ｌｌｌ
１ｎで行なう。その結果、第１図Ｅを参照してＳｉＯ２
膜（３）表面よりも高い位置に存するシリコン層（１八
）に対する研磨速度とＳｉｎ、膜（３）表面よりも低い
位置に存するシリコン層（ＩＢ）に存する研磨速度の比
が約５０：１以上となり、第５図Ａに示すように、ウェ
ーハ（１）の一部においてＳｉ０ｇ膜（３）が露出する
と、その部分の研磨速度が象、激に低下し、該部分の研
磨が約１００人進んだ段階においては、ウェーハ（１）
の厚みむらの影響により５ｉ０２膜（３）上に残存して
いたシリコン層（ＬＡ）が全て研磨されてウェーハ（１
）全面においてＳｉＯ□膜（３）が全て露出するように
なる（第５図Ｂ参照）。そして更に研磨を続け、５ｉ（
ｈ膜（３）表面よりも例えば２００人深い位置で研磨を
停止する。このとき、第５図Ｃに示すように、ＳｉＯ□
膜（３）の各凹部内に５ｉＯ１膜（３）の表面よりも低
い位置（ウェーハ（１）の厚みむらに基づく研磨むらを
考慮すると約１００〜３００人低い位置）にほぼ１００
０人の厚み、即ち素子形成上必要とされる厚みの島状シ
リコン薄層（１５）が形成される。このようにして、島
状シリコン薄層（１５）が周囲のＳｉ０ｇ膜（３）より
低い位置に形成された目的のＳｏｌ基板（１６）を得る
。

上述の如く本例によれば、第１図Ｆ及び第５図で示す選
択研磨時、第４図で示す研磨盤（２３）による研磨加工
の特性からＳｉＯ□膜（３）表面より低い位置になると
研磨速度が急激に低下するため、ウェーハ全面において
全ての島状シリコン薄層（１５）を露出させることがで
き、特に本例の如く島状シリコン薄層（１５）がＳｉ０
ｇ膜（３）より低い位置になるように研磨すれば、島状
シリコン薄Ｊｉ　（１５）をウェーハ全面においてほぼ
同じ厚さで均一に形成することができる。

また、予め島状シリコン薄層（１５）の底部からＳｉｎ
、膜（３）表面までの厚みを素子形成上必要とされる厚
み約１０００人よりも島状シリコン薄層（１５）の表面
と５ｉＯ１膜（３）の表面との差約２００人分増やす即
ち約１２００人としたので選択研磨が終了した時点で所
要する厚み約１０００人の島状シリコン薄層（１５）を
均一に形成することが可能となる。

また、素子形成領域となる島状シリコン薄Ｎ（１５）が
Ｓｉ０ｇ膜（３）より低い位置に存するので、島状シリ
コン薄層（１５）に対して素子形成に伴なう接触等によ
るきすの発生を軽減させることができると共に、汚染さ
れにくいため、デバイスの信頼性ｔｃ１ｍさせることが
できる。また、島状シリコン薄層（１５）へのデバイス
形成時、ハンドリングが楽に行なえるので容易にデバイ
スを形成することができる。

尚、上記実施例では、第１図Ｆで示す選択研磨時、第４
図で示す研磨盤、即ち研磨定盤（２１）上に硬質パッド
（２２）を貼布してなる研磨盤（２３）を用いたが、そ
の他第２図で示す研磨盤、即ち剛体定盤（７）上に砥粒
（８）を含有させた軟質材（９）を塗布してなる研諮盤
（１０）を用いてもよい。この場合、研磨液としてアル
カリ性の溶液を使用する。

次に、上記ＳＯＩ基板（１６）を用いてデバイスを作成
する際の島状シリコン薄層（１５）のゲッタリング方法
の一例を第６図に基いて説明する。

一般に、基板上へ直接デバイスを形成するタイプの半導
体装置におけるゲッタリング方法としては、基板内部に
酸素の析出層を形成してその欠陥にメタル不純物を吸収
させる所謂ＩＧ法や基板下面にサンドブラストの吹き付
けによるダメージ層形成や多結晶シリコン層の形成等で
行なう所謂ＥＧ法等が実用化されている。しかし、本例
の如く、素子形成領域となる島状シリコン薄層（１５）
の下に絶縁膜（ＳｉＯ□膜（３））があるＳｏｌ構造の
半導体基板においては、上記のようなゲッタリング方法
が使えず、そのため、ソース１ゲート埠合面４やゲート
、ドレイン接合面及びゲート領域に存在するメタル不純
物がゲッターされずに残り、リーク電流の増大やライフ
タイムの低下など特性に大きな影響を与えるという不都
合がある。

そこで本例においては、第６図に示すように、島状シリ
コン薄層（１５）上にゲート酸化膜（３１）を介してゲ
ート電極（３２）を形成すると共に、島状シリコン薄層
（１５）にゲート？ｉｌ域（１５ｇ）を挟んでそれぞれ
両側にソース領域（１５ｓ）及びドレイン領域（１５ｄ
）を形成したのち、ソース領域（１５ｓ）及びドレイン
領域（１５ｄ）の両端側に電気的に不活性な不純物例え
ば酸素イオンＯ＋を例えばｌ　ＸＩＯ”Ｃ１１−”のド
ーズ量でイオン注入したのち、酸素雰囲気中で７００°
Ｃ１１時間の熱処理を行いゲッタリングのための析出層
所謂ゲッター層（３３）を形成する。この場合、ゲッタ
ーのための結晶欠陥が形成できればよい。

このように、ソース領域（１５ｓ）及びドレイン領域（
１５ｄ）の両端側に電気的に不活性な不純物のイオン注
入によるゲッター層（３３）を形成すれば、その後のデ
バイス作成時における熱処理等でのメタル汚染をこのゲ
ッター層（３３）が吸収するため、リーク電流が軽減さ
れたライフタイムの大きいデバイスを得ることができる
。尚、上記イオン注入は、ゲート電極（３２）の形成前
又はソース領域（１５ｓ）及びドレイン領域（１５ｄ）
の形成前に行なっても差支えない。また、このゲッター
層（３３）の形成は、ＳＯＩ構造であれば、本例の貼合
せ方式のほか、ＳＩＭＯＸ　（ｓｅｐａｒａｔｉｏｎ　
ｂｙ　ｉｍｐｌａｎｔｅｄ　ｏｘｙｇｅｎ）方式やエピ
タキシャル成長方式等いずれにも適用可能であり、もち
ろん、島状シリコン薄層が周囲の絶縁膜表面と同一高さ
の半導体基板に対しても適用可能である。また、電気的
に不活性な不純物としては、上記の酸素のほか、例えば
ケイ素、ゲルマニウム、炭素、窒素、アルゴン等が使用
可能である。

〔発明の効果〕

本発明に係る半導体基板は、絶縁膜で分離された島状半
導体薄層を有する半導体基板において、上記島状半導体
薄層を周囲の上記絶縁膜表面より低い位置に形成するよ
うにしたので、上記島状半導体薄層を均一に形成できる
と共に、島状半導体薄層への素子形成を容易にかつ高信
頼性をもって行なうことができる。

【図面の簡単な説明】

第１図は本実施例に係る半導体基板の構成を製法と共に
示す工程図、第２図は平坦化研磨に用いられる研磨盤の
一例を示す構成図、第３図は面取りの作用を示す説明図
、第４図は選択研磨に用いられる研磨盤の一例を示す構
成図、第５図は選択研磨の作用を示す説明図、第６図は
ゲッタリング方法を示す構成図、第７図は従来例に係る
半導体基板の製造方法を示す工程図、第８図は従来例に
おける選択研磨の作用を示す説明図である。 （１）はシリコンウェーハ、（３）はＳｉＯ２膜、（４
）は多結晶シリコン層、（１１）はシリコンウェーハ、
（１２）は貼合せウェーハ、（１５）は島状シリコン薄
層、（１６）はＳｏｌ基板、（２１）は研磨定盤、（２
２）は硬質パッド、（２３）は研磨盤である。 １５９・・・・・ケニトイ鴫４翫“ １５ｓ・・・・・ソース４曝−５ ｔ５ｄ・・・・・ドしイン４囃鵠１

Claims (1)

1. 【特許請求の範囲】 絶縁膜で分離された島状半導体薄層を有する半導体基板
   において、 上記島状半導体薄層が周囲の絶縁膜表面より低い位置に
   形成されてなる半導体基板。