JPH0562479A - 入力バツフア再生ラツチ - Google Patents

入力バツフア再生ラツチ

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JPH0562479A
JPH0562479A JP4004753A JP475392A JPH0562479A JP H0562479 A JPH0562479 A JP H0562479A JP 4004753 A JP4004753 A JP 4004753A JP 475392 A JP475392 A JP 475392A JP H0562479 A JPH0562479 A JP H0562479A
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JP
Japan
Prior art keywords
transistor
electrode connected
reference voltage
mos
input
Prior art date
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Application number
JP4004753A
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English (en)
Inventor
Dennis L Wendell
エル． ウエンデル デニス
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H—ELECTRICITY
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    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

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Abstract

(57)【要約】 （修正有） 【目的】ＥＣＬ信号をＢｉＣＭＯＳ集積回路へ供給し且
つチップのＣＭＯＳ部分により使用するためにこれらの
入力信号を可及的に迅速にＣＭＯＳレベルへ変換させる
ことである。 【構成】ＢｉＣＭＯＳチップにおいてＥＣＬ信号をＣＭ
ＯＳ信号へ変換する入力バッファが設けられている。該
バッファは、ＥＣＬ入力信号を受取るためのエミッタホ
ロワ回路を有しており且つスタチック増幅器１０へ結合
されている。該スタチック増幅器の出力は差動増幅器２
４へ供給され、該差動増幅器は、ＥＣＬ高レベル入力が
バッファ回路へ印加される場合に、クロック信号により
活性化される。該差動増幅器からの差動電圧出力はＣＭ
ＯＳレベル信号を表わす。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、エミッタ結合論理（Ｅ
ＣＬ）レベル信号を相補的金属酸化物半導体（ＣＭＯ
Ｓ）レベル信号へ変換するのに有用な変換回路に関する
ものである。
【０００２】
【従来の技術】ＢｉＣＭＯＳ集積回路は、バイポーラ技
術がＣＭＯＳ技術と結合された半導体装置である。Ｂｉ
ＣＭＯＳ集積回路は、単一のチップ上において、バイポ
ーラ装置の所望のスイッチング速度及びＣＭＯＳ装置の
所望の面積条件の両方を与えるのに有用なものである。
結果的に得られるＢｉＣＭＯＳ装置は、同等のＣＭＯＳ
回路よりも著しく小さな単位電流駆動当たりのシリコン
面積を有している。
【０００３】あるＢｉＣＭＯＳ集積回路は、装置内にお
いてＣＭＯＳレベル信号を使用しながら、バイポーラ論
理回路に対して適した信号レベルで外界と通信を行な
う。ＢｉＣＭＯＳ装置において使用される一般的なバイ
ポーラ論理はＥＣＬであり、それは−０．９乃至−１．
７Ｖの間の信号範囲を有している。しかしながら、ＣＭ
ＯＳ信号は５Ｖ範囲内でスイングする。従って、ＥＣＬ
レベル入力信号はバッファされ且つＣＭＯＳレベル信号
へ変換されねばならない。
【０００４】
【発明が解決しようとする課題】従って、別の目標は、
ＥＣＬ信号をＢｉＣＭＯＳ集積回路へ供給し且つチップ
のＣＭＯＳ部分により使用するためにこれらの入力信号
を可及的に迅速にＣＭＯＳレベルへ変換させることであ
る。
【０００５】
【課題を解決するための手段】本発明は、ＥＣＬレベル
信号をＣＭＯＳレベル信号へ変換するための入力バッフ
ァ再生ラッチを提供している。本発明の一実施例によれ
ば、ＥＣＬ信号が、ＥＣＬエミッタホロワ形態を介し
て、スタチック増幅器へ入力される。スタチック増幅器
段の後に、該信号は再生差動増幅器を介して通過され
る。該再生増幅器の出力における差信号がＣＭＯＳレベ
ル信号を供給する。
【０００６】本バッファ回路は本質的に高速である。な
ぜならば、本回路は、基本的に、再生ラッチ内への電流
操縦メカニズムとして動作し、且つトランジスタは完全
にターンオン又はターンオフされることを必要としない
からである。従って、ＥＣＬレベル信号をＣＭＯＳレベ
ル信号への変換は０．５ナノ秒で行なうことが可能であ
る（ｌeff ＝０．９μｍ技術において）。
【０００７】
【実施例】図１は本発明の一実施例を示した回路図であ
る。この回路は、入力パッド（不図示）からＥＣＬ信号
を受取る入力端子２を有している。入力端子２は、ＮＰ
Ｎトランジスタ４のベースへ接続している。トランジス
タ４のコレクタがＶｃｃへ接続されており、且つそのエ
ミッタはＮＭＯＳトランジスタ８のドレインへ結合され
ている。ＮＭＯＳトランジスタ８のゲートもＶｃｃへ接
続されており、且つ該トランジスタのソースはＶｅｅへ
接続している。トランジスタ８は電流源として作用し、
トランジスタ４を常時少なくとも部分的にターンオンし
た状態に維持する。
【０００８】トランジスタ４のエミッタはＰＭＯＳトラ
ンジスタ１２のゲートへ接続しており、トランジスタ１
２はスタチック増幅器１０に対する１つの入力端として
作用する。トランジスタ１２のソースは増幅器１０の他
方の入力端と、ＰＭＯＳトランジスタ１４と、Ｖｃｃへ
接続している。トランジスタ１４のゲートは第二バイポ
ーラトランジスタ１６のエミッタへ接続している。バイ
ポーラトランジスタ１６のベースはＶｃｃに対して−
１．３２Ｖである基準電圧Ｖｂｂへ接続されている。ト
ランジスタ１６のエミッタは別のＮＭＯＳトランジスタ
１８のドレインへ接続している。トランジスタ１８はト
ランジスタ８と同様の態様で構成されており、且つトラ
ンジスタ８のように、トランジスタ１８は電流源として
機能しトランジスタ１６を常時少なくとも部分的にター
ンオンした状態に維持する。
【０００９】トランジスタ１２及び１４の両方のドレイ
ンは、各々、夫々、トランジスタ２０又は２２の一方の
ソースへ結合されている。電流源として機能するトラン
ジスタ２０及び２２の両方はＰＭＯＳトランジスタであ
り、それらのゲートは互いに結合されると共にＶｅｅへ
結合されている。トランジスタ２０及び２２の各々のド
レインもＶｅｅへ結合されている。
【００１０】トランジスタ２０及び２２のソースへ接続
することに加えて、トランジスタ１２及び１４の各々の
ドレインは再生ラッチ２４の入力端へ接続している。再
生ラッチ２４は、交差結合された２個のＮＭＯＳトラン
ジスタ２６及び２８を有している。再生ラッチ２４は、
トランジスタ３０により活性化され、トランジスタ３０
は、本システムの入力端３２において制御信号が表われ
る場合にターンオンする。ラッチ２４の出力端は出力リ
ード３４及び３６上に表われる差信号である。図２は、
本回路の動作を理解するのに有用なタイミング線図を示
している。静止状態、即ち入力がゼロの状態において
は、ＥＣＬ低レベル信号３８が入力端子２に存在する。
この静止状態において、トランジスタ１２及び１４の両
方は、トランジスタ２０及び２２の各々を介して、ほぼ
等しい量の電流をシンク即ち吸込む。これらの条件下に
おいて、ラッチ活性化の前に、差信号が端子３４及び３
６へ印加される。従って、この条件は、ＣＭＯＳ低レベ
ル信号が０Ｖの状態に対応している。
【００１１】入力端子２においてＥＣＬ高レベル信号４
０が存在する場合には、トランジスタ１２が約３φbeか
ら約２φbeへスイングする。この動作により、本回路の
ノード３４（図１に示してある）において、電圧４３に
電圧降下が発生される。
【００１２】信号４０の先端が過ぎ去ったすぐ後に、ク
ロック信号ＬＡＣＴ４４がトランジスタ３０のゲートへ
印加され、そのトランジスタを導通状態とさせ且つラッ
チ２４を活性化させる。ラッチ２４が活性化されると、
余分の電流がトランジスタ２６のゲートへそらされ、そ
れはそのトランジスタを一層導通状態とさせ、且つノー
ド３４において存在する電圧４３はＶｅｅへ向かって降
下する。トランジスタ２６を介しての電流の導通はトラ
ンジスタ２８をターンオフ状態に維持する。ノード３６
における電圧４８（図１に示してある）は初期的に降下
し、次いでＶｃｃへ向かって上昇する。
【００１３】ノード３４及び３６の間の差電圧は、信号
４４のクロック後端においてノード３２上で測定するこ
とが可能である。この差電圧は、５Ｖの値即ちＣＭＯＳ
レベル高信号に対応する。
【００１４】ノード３２において存在するクロック信号
４４の後端の後、トランジスタ３０は最早導通状態では
ない。ラッチトランジスタ２６及び２８の交差結合のた
めに、ノード３４及び３６における差電圧はほぼ０Ｖへ
復帰する。従って、本回路は静止状態へ復帰する。
【００１５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明は、図１に示したものと反対の極性
を有するトランジスタで実現することが可能であり、そ
の場合には、反対極性の電圧を印加すればよい。
【図面の簡単な説明】
【図１】 本発明の一実施例の回路図。
【図２】 図１に示した回路の動作を説明するのに有用
なタイミング線図。
【符号の説明】
２ 入力端子 １０ スタチック増幅器 ２４ 再生ラッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8320−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ａ 6959−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ＥＣＬレベル信号をＣＭＯＳレベル信号
    へ変換する入力バッファ再生ラッチにおいて、第一及び
    第二入力端と出力端とを具備するエミッタホロワ回路が
    設けられており、前記エミッタホロワ回路の前記第一入
    力端はＥＣＬ信号へ結合されており、前記エミッタホロ
    ワ回路の前記第二入力端は基準電圧へ結合されており、
    出力端を具備すると共に前記エミッタホロワ回路の出力
    端へ接続した入力端を具備するスタチック増幅器が設け
    られており、出力端を具備すると共に前記出力端におい
    て差電圧を発生させるために前記スタチック増幅器の出
    力端へ接続された入力端を具備する差動増幅器が設けら
    れており、前記差電圧がＣＭＯＳレベル信号であること
    を特徴とする入力バッファ。
  2. 【請求項２】 請求項１において、前記エミッタホロワ
    回路が２個のバイポーラトランジスタを有することを特
    徴とする入力バッファ。
  3. 【請求項３】 請求項１において、前記スタチック増幅
    器が、第一、第二、第三、第四ＭＯＳトランジスタを有
    しており、前記第一ＭＯＳトランジスタは、前記エミッ
    タホロワ回路へ接続したゲート電極と、前記第三ＭＯＳ
    トランジスタのソース電極及び前記差動増幅器の入力端
    へ接続したドレイン電極と、前記第二ＭＯＳトランジス
    タのソース電極及び第二基準電圧へ接続したソース電極
    とを具備しており、前記第二ＭＯＳトランジスタは、前
    記第四トランジスタのソース電極及び前記差動増幅器の
    入力端へ接続したドレイン電極と、前記エミッタホロワ
    回路及び前記第二基準電圧へ接続したゲート電極とを具
    備しており、前記第三ＭＯＳトランジスタは、第三基準
    電圧へ結合したドレイン電極と、前記第四ＭＯＳトラン
    ジスタのゲート電極及び前記第三基準電圧へ接続したゲ
    ート電極とを具備しており、前記第四ＭＯＳトランジス
    タは、前記第三基準電圧へ接続したドレイン電極を具備
    することを特徴とする入力バッファ。
  4. 【請求項４】 請求項１において、前記差動増幅器が交
    差結合した一対のＭＯＳトランジスタを有することを特
    徴とする入力バッファ。
  5. 【請求項５】 請求項１において、更に、制御信号が活
    性化される場合に前記差動増幅器を活性化させるために
    前記差動増幅器へ結合されているスイッチが設けられて
    いることを特徴とする入力バッファ。
  6. 【請求項６】 請求項１において、更に、前記エミッタ
    ホロワ回路へ結合して電流源が設けられていることを特
    徴とする入力バッファ。
  7. 【請求項７】 ＥＣＬレベル入力をＣＭＯＳレベル出力
    へ変換する入力バッファにおいて、前記ＥＣＬレベル入
    力へ接続されたベース電極と、第一ＭＯＳトランジスタ
    のドレイン電極及び第二ＭＯＳトランジスタのゲート電
    極へ接続したエミッタ電極と、第一基準電圧へ接続した
    コレクタ電極とを具備する第一バイポーラトランジスタ
    が設けられており、前記第一ＭＯＳトランジスタが、前
    記第一基準電圧へ接続したゲート電極と第二基準電圧へ
    接続したソース電極とを具備しており、前記第二ＭＯＳ
    トランジスタは、前記第一基準電圧及び第三ＭＯＳトラ
    ンジスタのソース電極へ接続したソース電極と、第四Ｍ
    ＯＳトランジスタのソース電極及び第一出力ノードへ接
    続したドレイン電極とを具備しており、前記第三ＭＯＳ
    トランジスタは、第二バイポーラトランジスタのエミッ
    タ電極へ接続したゲート電極と、第五ＭＯＳトランジス
    タのソース電極及び第二出力ノードへ接続したドレイン
    電極とを具備しており、前記第五ＭＯＳトランジスタ
    は、前記第四ＭＯＳトランジスタのゲート電極及び前記
    第二基準電圧へ接続したゲート電極と、前記第四トラン
    ジスタのドレイン電極及び前記第二基準電圧へ接続した
    ドレイン電極とを具備しており、前記第二バイポーラト
    ランジスタは、前記第一基準電圧へ接続したコレクタ電
    極と、第三基準電圧へ接続したベース電極とを具備して
    おり、前記第二バイポーラトランジスタのエミッタ電極
    へ接続したドレイン電極を具備すると共に、前記第一基
    準電圧へ接続したゲート電極を具備しており且つ前記第
    二基準電圧へ接続したソース電極を具備する第六ＭＯＳ
    トランジスタが設けられており、前記第二出力ノード及
    び第八ＭＯＳトランジスタのゲート電極へ接続したドレ
    イン電極を具備しており、前記第八ＭＯＳトランジスタ
    のドレイン電極へ接続したゲート電極を具備しており、
    且つ第九トランジスタのドレイン電極へ接続したソース
    電極を具備する第七ＭＯＳトランジスタが設けられてお
    り、前記第八トランジスタは、前記第九トランジスタの
    ドレイン電極へ接続したソース電極を具備しており、前
    記第九トランジスタは、前記第二基準電圧へ接続したソ
    ース電極を具備すると共にクロック信号へ接続したゲー
    ト電極を具備しており、前記第七及び第八トランジスタ
    は、前記クロック信号が前記ＥＣＬ入力信号のレベルに
    おける変化に応答してアサートされる場合に活性化さ
    れ、且つ前記ＣＭＯＳレベル信号が前記第一及び第二出
    力ノードの差電圧として表われることを特徴とする入力
    バッファ。
  8. 【請求項８】 請求項７において、前記第一、第六、第
    七、第八及び第九ＭＯＳトランジスタがＮＭＯＳトラン
    ジスタであることを特徴とする入力バッファ。
  9. 【請求項９】 請求項８において、前記第二、第三、第
    四及び第五ＭＯＳトランジスタがＰＭＯＳトランジスタ
    であることを特徴とする入力バッファ。
  10. 【請求項１０】 請求項９において、前記第一及び第二
    バイポーラトランジスタがＮＰＮトランジスタであるこ
    とを特徴とする入力バッファ。
JP4004753A 1991-01-16 1992-01-14 入力バツフア再生ラツチ Pending JPH0562479A (ja)

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US07/641,983 US5075578A (en) 1991-01-16 1991-01-16 Input buffer regenerative latch
US641983 1996-05-02

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Publication Number Publication Date
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ID=24574663

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JP4004753A Pending JPH0562479A (ja) 1991-01-16 1992-01-14 入力バツフア再生ラツチ

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