JPH0226802B2 - - Google Patents
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- JPH0226802B2 JPH0226802B2 JP57100490A JP10049082A JPH0226802B2 JP H0226802 B2 JPH0226802 B2 JP H0226802B2 JP 57100490 A JP57100490 A JP 57100490A JP 10049082 A JP10049082 A JP 10049082A JP H0226802 B2 JPH0226802 B2 JP H0226802B2
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- JP
- Japan
- Prior art keywords
- circuit
- terminal
- amplifier
- output
- buffer
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、予め複数個の帰還回路を備えた増幅
器において、帰還回路に対して制御信号を印加
し、帰還回路を各々独立に導通又は遮断させる事
により、帰還定数を選択する可変利得増幅器に関
するものである。
器において、帰還回路に対して制御信号を印加
し、帰還回路を各々独立に導通又は遮断させる事
により、帰還定数を選択する可変利得増幅器に関
するものである。
第１図に、従来のこの種の可変利得増幅器を示
す。第１図において、それぞれ電源供給端子１及
び２に正負２電源（＋Ｂ，−Ｂ）が供給された演
算増幅器３の反転入力端子５と出力端子６との間
には抵抗１０が接続されている。反転入力端子５
は抵抗１１と、トランジスタ１３およびこのトラ
ンジスタ１３のエミツタ、コレクタにコレクタ、
エミツタがそれぞれ接続された導電形式の等しい
トランジスタ１４でなるスイツチ回路１７とを介
して基準電位点（接地点）９に接続される。トラ
ンジスタ１３及びトランジスタ１４のベースは制
御端子７に接続されている。反転入力端子５はさ
らに抵抗１２と、トランジスタ１５およびこのト
ランジスタ１５のエミツタ、コレクタにコレク
タ、エミツタがそれぞれ接続された導電形式の等
しいトランジスタ１６でなるスイツチ回路１８と
を介して基準電位点９に接続される。トランジス
タ１５及びトランジスタ１６のベースは制御端子
８に接続されている。
す。第１図において、それぞれ電源供給端子１及
び２に正負２電源（＋Ｂ，−Ｂ）が供給された演
算増幅器３の反転入力端子５と出力端子６との間
には抵抗１０が接続されている。反転入力端子５
は抵抗１１と、トランジスタ１３およびこのトラ
ンジスタ１３のエミツタ、コレクタにコレクタ、
エミツタがそれぞれ接続された導電形式の等しい
トランジスタ１４でなるスイツチ回路１７とを介
して基準電位点（接地点）９に接続される。トラ
ンジスタ１３及びトランジスタ１４のベースは制
御端子７に接続されている。反転入力端子５はさ
らに抵抗１２と、トランジスタ１５およびこのト
ランジスタ１５のエミツタ、コレクタにコレク
タ、エミツタがそれぞれ接続された導電形式の等
しいトランジスタ１６でなるスイツチ回路１８と
を介して基準電位点９に接続される。トランジス
タ１５及びトランジスタ１６のベースは制御端子
８に接続されている。
第１図に示す回路は、制御端子７及び制御端子
８にコントロール信号を加える事により、閉ルー
プ利得を選択する事が可能な演算増幅器３の非反
転入力端子４及び前記出力端子６をそれぞれ入
力、出力とする可変利得増幅器として動作する。
すなわち、制御端子７及び前記制御端子８よりそ
れぞれトランジスタ１３および１４ならびにトラ
ンジスタ１５および１６に対してこれらが導通状
態となるに必要なベース電流を供給すると、各ト
ランジスタ１３，１４，１５および１６は導通
し、制御端子７及び制御端子８より、ベース電流
を供給しない場合には、各トランジスタ１３，１
４，１５および１６はカツトオフ状態となる。従
つて、制御端子７およびトランジスタ１３，１４
ならびに制御端子８及びトランジスタ１５，１６
は、それぞれ独立に演算増幅器３の閉ループ回路
を導通及び開放状態とするスイツチ回路１７なら
びにスイツチ回路１８を構成する。
８にコントロール信号を加える事により、閉ルー
プ利得を選択する事が可能な演算増幅器３の非反
転入力端子４及び前記出力端子６をそれぞれ入
力、出力とする可変利得増幅器として動作する。
すなわち、制御端子７及び前記制御端子８よりそ
れぞれトランジスタ１３および１４ならびにトラ
ンジスタ１５および１６に対してこれらが導通状
態となるに必要なベース電流を供給すると、各ト
ランジスタ１３，１４，１５および１６は導通
し、制御端子７及び制御端子８より、ベース電流
を供給しない場合には、各トランジスタ１３，１
４，１５および１６はカツトオフ状態となる。従
つて、制御端子７およびトランジスタ１３，１４
ならびに制御端子８及びトランジスタ１５，１６
は、それぞれ独立に演算増幅器３の閉ループ回路
を導通及び開放状態とするスイツチ回路１７なら
びにスイツチ回路１８を構成する。
第１図に示される可変利得増幅器のスイツチ回
路１７及びスイツチ回路１８のスイツチ動作によ
る閉ループ利得をGVとすると、GVは、各スイツ
チ回路１７，１８の状態に応じて(1)式乃至(3)式で
与えられる。スイツチ回路１７が導通状態、スイ
ツチ回路１８が開放状態のとき GV＝１＋R10／R11 ……(1) 但し、R10：抵抗１０抵抗値、R11：抵抗１１
の抵抗値 スイツチ回路１７が開放状態、スイツチ回路１
８が導通状態のとき GV＝１＋R10／R12 ……(2) 但し、R12：抵抗１２の抵抗値 スイツチ回路１７及びスイツチ回路１８が共に
導通状態のとき GV＝１＋R10／R11R12 ……(3) 但し、R11R12：抵抗１２の並列合成抵抗値 このように、二つのスイツチ回路１７，１８を
制御することにより利得を可変できるが、第１図
に示す従来の回路例においては、演算増幅器３の
出力に生ずるオフセツトが大きくなるという欠点
がある。第２図に、第１図の従来回路のオフセツ
トについて示す。
路１７及びスイツチ回路１８のスイツチ動作によ
る閉ループ利得をGVとすると、GVは、各スイツ
チ回路１７，１８の状態に応じて(1)式乃至(3)式で
与えられる。スイツチ回路１７が導通状態、スイ
ツチ回路１８が開放状態のとき GV＝１＋R10／R11 ……(1) 但し、R10：抵抗１０抵抗値、R11：抵抗１１
の抵抗値 スイツチ回路１７が開放状態、スイツチ回路１
８が導通状態のとき GV＝１＋R10／R12 ……(2) 但し、R12：抵抗１２の抵抗値 スイツチ回路１７及びスイツチ回路１８が共に
導通状態のとき GV＝１＋R10／R11R12 ……(3) 但し、R11R12：抵抗１２の並列合成抵抗値 このように、二つのスイツチ回路１７，１８を
制御することにより利得を可変できるが、第１図
に示す従来の回路例においては、演算増幅器３の
出力に生ずるオフセツトが大きくなるという欠点
がある。第２図に、第１図の従来回路のオフセツ
トについて示す。
第２図において、演算増幅器３の反転入力端子
５と演算増幅器の差動入力との間に入力オフセツ
ト電圧１９があり、またスイツチ回路１７及び１
８にはこれらを構成するトランジスタ１３，１４
及びトランジスタ１５，１６によつて、それぞ
れ、オフセツト電圧２０及びオフセツト電圧２１
が生ずる。第２図では、オフセツト電圧１９，２
０および２１を等価的に電圧源で示してあるが、
その極性は任意となる。また、トランジスタ１３
乃至１６ではスイツチはスイツチ記号で示してい
る。
５と演算増幅器の差動入力との間に入力オフセツ
ト電圧１９があり、またスイツチ回路１７及び１
８にはこれらを構成するトランジスタ１３，１４
及びトランジスタ１５，１６によつて、それぞ
れ、オフセツト電圧２０及びオフセツト電圧２１
が生ずる。第２図では、オフセツト電圧１９，２
０および２１を等価的に電圧源で示してあるが、
その極性は任意となる。また、トランジスタ１３
乃至１６ではスイツチはスイツチ記号で示してい
る。
オフセツト電圧１９，２０および２１が第２図
のように示された増幅器３において、スイツチ回
路１７のみが導通状態の場合の演算増幅器３の出
力に生ずるオフセツト電圧をVOS6とすると、 VOS6は(4)式で与えられる。
のように示された増幅器３において、スイツチ回
路１７のみが導通状態の場合の演算増幅器３の出
力に生ずるオフセツト電圧をVOS6とすると、 VOS6は(4)式で与えられる。
VOS6＝（１＋R10／R11）×（VOS19＋VOS20） ……(4)
但し、VOS19：オフセツト電圧１９の電圧値
VOS20：オフセツト電圧値
また、スイツチ回路１８のみが導通状態の場合
の出力オフセツトをVOS6′とすると、VOS6′は同様
にして(5)式で与えられる。
の出力オフセツトをVOS6′とすると、VOS6′は同様
にして(5)式で与えられる。
VOS6′＝（１＋R10／R12）×（VOS19＋VOS21）……(5
) 但し、VOS21：オフセツト電圧２１の電圧値 (4)式及び(5)式より、それぞれの場合の入力換算
オフセツト電圧は、それぞれVOS19＋VOS20及び
VOS19＋VOS21となる。ここで、オフセツト電圧２
０及びオフセツト電圧２１は、それぞれ、スイツ
チング動作を行うトランジスタ１３，１４及びト
ランジスタ１５，１６がスイツチング動作時、す
なわち、これらトランジスタの飽和時のコレク
タ・エミツタ間電位差VCE(sat)で与えられるもので
あり、演算増幅器３の差動入力オフセツト電圧１
９に比較して著るしく大きいレベルとなる。すな
わち、通常(6)式のような関係となる。
) 但し、VOS21：オフセツト電圧２１の電圧値 (4)式及び(5)式より、それぞれの場合の入力換算
オフセツト電圧は、それぞれVOS19＋VOS20及び
VOS19＋VOS21となる。ここで、オフセツト電圧２
０及びオフセツト電圧２１は、それぞれ、スイツ
チング動作を行うトランジスタ１３，１４及びト
ランジスタ１５，１６がスイツチング動作時、す
なわち、これらトランジスタの飽和時のコレク
タ・エミツタ間電位差VCE(sat)で与えられるもので
あり、演算増幅器３の差動入力オフセツト電圧１
９に比較して著るしく大きいレベルとなる。すな
わち、通常(6)式のような関係となる。
V19≪V20、V21 ……(6)
また、トランジスタ１５乃至１６の個々のコレ
クタ〜エミツタ間飽和電圧は、素子によりバラツ
キが多きく、スイツチ回路１７，１８で利得を切
換えた場合にスイツチ回路１７，１８で生ずるオ
フセツトはスイツチ回路の選択の仕方により大幅
に変動する事となる。このため、その都度、入力
換算オフセツト電圧が変動するといつた不都合が
生じた。
クタ〜エミツタ間飽和電圧は、素子によりバラツ
キが多きく、スイツチ回路１７，１８で利得を切
換えた場合にスイツチ回路１７，１８で生ずるオ
フセツトはスイツチ回路の選択の仕方により大幅
に変動する事となる。このため、その都度、入力
換算オフセツト電圧が変動するといつた不都合が
生じた。
本発明の目的は、利得を切換えた場合の入力換
算オフセツト変動が少なく、且つその絶対値を小
さくする事ができる可変利得増幅器を提供する事
にある。
算オフセツト変動が少なく、且つその絶対値を小
さくする事ができる可変利得増幅器を提供する事
にある。
本発明による増幅器は、利得を変化するための
スイツチ回路を、反転入力幅、非反転入力端およ
び出力端を有し、非反転入力端が基準電位点に接
続されているとともに出力端の出力が反転入力端
に全帰還されたバツフア回路で構成したことを特
徴とし、以下図面により詳細に説明する。
スイツチ回路を、反転入力幅、非反転入力端およ
び出力端を有し、非反転入力端が基準電位点に接
続されているとともに出力端の出力が反転入力端
に全帰還されたバツフア回路で構成したことを特
徴とし、以下図面により詳細に説明する。
第３図に本発明の一実施例による増幅器を示
す。第３図において、演算増幅器３の反転入力端
子５に接続される抵抗１１及び抵抗１２の他端に
は、それぞれ基準電位点９との間に差動入力形式
のバツフア回路２２及び２３が接続されている。
バツフア回路２２および２３の各入力基準電位点
９に接続され、各出力は抵抗１１および１２に接
続されている。制御端子７および８は、それぞれ
バツフア回路２２および２３へ接続されており、
制御端子７，８にコントロール信号を加える事に
よつてバツフアー回路２２，２３をオン、オフ状
態にさせて演算増幅器３の閉ループ利得を変える
事ができる。すなわち、演算増幅器３の閉ループ
利得GVは、バツフア回路２２がオンでバツフア
ー回路２３がオフ状態の時は前式(1)で、バツフア
ー回路２２がオフで、バツフアー回路２３がオン
状態の時は前式(2)で、またバツフアー回路２２及
び２３が共にオン状態の時は前式(3)でそれぞれ与
えられる。
す。第３図において、演算増幅器３の反転入力端
子５に接続される抵抗１１及び抵抗１２の他端に
は、それぞれ基準電位点９との間に差動入力形式
のバツフア回路２２及び２３が接続されている。
バツフア回路２２および２３の各入力基準電位点
９に接続され、各出力は抵抗１１および１２に接
続されている。制御端子７および８は、それぞれ
バツフア回路２２および２３へ接続されており、
制御端子７，８にコントロール信号を加える事に
よつてバツフアー回路２２，２３をオン、オフ状
態にさせて演算増幅器３の閉ループ利得を変える
事ができる。すなわち、演算増幅器３の閉ループ
利得GVは、バツフア回路２２がオンでバツフア
ー回路２３がオフ状態の時は前式(1)で、バツフア
ー回路２２がオフで、バツフアー回路２３がオン
状態の時は前式(2)で、またバツフアー回路２２及
び２３が共にオン状態の時は前式(3)でそれぞれ与
えられる。
第３図で示した増幅器における入力換算オフセ
ツト電圧は、演算増幅器３の差動入力オフセツト
電圧VOS3、及び制御端子７，８からのコントロー
ル信号により演算増幅器３の帰還回路を導通又は
開校するスイツチ回路を構成するバツフアー回路
２２及び２３のそれぞれのオフセツト電圧VOS22
及びVOS23により、バツフア回路２２のみオン状
態のときVOS3＋VOS22で、バツフア回路２３のみ
ON状態のとき、VOS3＋VOS23でそれぞれ与えられ
る。ここで、バツフアー回路２２及び２３のオフ
セツト電圧VOS22およびVOS23は、バツフアー回路
の差動入力オフセツト電圧で与えられるため、第
１図に示す従来回路例におけるスイツチ回路１７
及び１８で生ずるオフセツト電圧VOS20及びVOS21
に比して、著しく小さくする事ができる。すなわ
ち、利得を切換えるツチ回路に生ずるオフセツト
電圧に関して(7)式の関係が成り立つ。
ツト電圧は、演算増幅器３の差動入力オフセツト
電圧VOS3、及び制御端子７，８からのコントロー
ル信号により演算増幅器３の帰還回路を導通又は
開校するスイツチ回路を構成するバツフアー回路
２２及び２３のそれぞれのオフセツト電圧VOS22
及びVOS23により、バツフア回路２２のみオン状
態のときVOS3＋VOS22で、バツフア回路２３のみ
ON状態のとき、VOS3＋VOS23でそれぞれ与えられ
る。ここで、バツフアー回路２２及び２３のオフ
セツト電圧VOS22およびVOS23は、バツフアー回路
の差動入力オフセツト電圧で与えられるため、第
１図に示す従来回路例におけるスイツチ回路１７
及び１８で生ずるオフセツト電圧VOS20及びVOS21
に比して、著しく小さくする事ができる。すなわ
ち、利得を切換えるツチ回路に生ずるオフセツト
電圧に関して(7)式の関係が成り立つ。
VOS22、VOS23≪VOS20、VOS21 ……(7)
従つて、演算増幅器３の入力換算オフセツト電
圧に関し、同様に、(8)式及び(9)式の関係が成り立
つ。
圧に関し、同様に、(8)式及び(9)式の関係が成り立
つ。
VOS3＋VOS22、VOS3＋VOS23≪VOS19
＋VOS20、VOS19＋VOS21 ……(8)
VOS3VOS19 ……(9)
また、バツフア回路２２および２３が差動形式
となつているので、これらバツフア回路２２，２
３のそれぞれのオフセツト電圧レベル相互差を抑
える事ができる。つまり、増幅器３の利得を切換
えた場合の入力換算オフセツトの変動を従来の場
合より小さくする事ができる。
となつているので、これらバツフア回路２２，２
３のそれぞれのオフセツト電圧レベル相互差を抑
える事ができる。つまり、増幅器３の利得を切換
えた場合の入力換算オフセツトの変動を従来の場
合より小さくする事ができる。
以上述べた様に、本発明によれば、閉ループ利
得切換手段のために生ずるオフセトを従来より大
幅に小さくすることができ、しかもそれぞれの利
得切換時の入力換算フセツト電圧レベル変動を小
さくする事が可能となる。
得切換手段のために生ずるオフセトを従来より大
幅に小さくすることができ、しかもそれぞれの利
得切換時の入力換算フセツト電圧レベル変動を小
さくする事が可能となる。
第４図に第３図におけるバツフア回路２２，２
３を具体回路で示した本発明の具体路例を示す。
バツフア回路２２（２３）は、差動増幅器を構成
するトランジスタ２４，２５（３０，３１）を有
し、一方のランジスタ２４（３０）のベースが入
力となつて基準電位点９へ接続されている。トラ
ンジスタ２６（３２）はマルチコレクタ形であ
り、一つのコレクタがベースに接続されてトラン
ジスタ２４，２５（３０，３１）の差動増幅器の
能動負荷となる。トランジスタ２５（３１）のコ
レクタ出力はエミツタホロワ形式のトランジスタ
２７（３３）へ入力される。トランジスタ２７
（３３）の出力は抵抗１１（１２）へ接続される
と共にトランジスタ２５（３１）のベースへ接続
され、全帰還構成となる。トランジスタ２８およ
び２９（３４および３５）は、それぞれ差動増幅
器の電流源およびトランジスタ２７（３３）の電
流源負荷を構成し、これらのベースは制御端子７
（８）へ接続される。したがつて、制御端子７
（８）にハイレベル制御信号が入力されてないと
きは、トランジスタ２８，２９（３４，３５）は
オフ状態となり、バツフア回路２２（３４）もオ
フ状態となる。
３を具体回路で示した本発明の具体路例を示す。
バツフア回路２２（２３）は、差動増幅器を構成
するトランジスタ２４，２５（３０，３１）を有
し、一方のランジスタ２４（３０）のベースが入
力となつて基準電位点９へ接続されている。トラ
ンジスタ２６（３２）はマルチコレクタ形であ
り、一つのコレクタがベースに接続されてトラン
ジスタ２４，２５（３０，３１）の差動増幅器の
能動負荷となる。トランジスタ２５（３１）のコ
レクタ出力はエミツタホロワ形式のトランジスタ
２７（３３）へ入力される。トランジスタ２７
（３３）の出力は抵抗１１（１２）へ接続される
と共にトランジスタ２５（３１）のベースへ接続
され、全帰還構成となる。トランジスタ２８およ
び２９（３４および３５）は、それぞれ差動増幅
器の電流源およびトランジスタ２７（３３）の電
流源負荷を構成し、これらのベースは制御端子７
（８）へ接続される。したがつて、制御端子７
（８）にハイレベル制御信号が入力されてないと
きは、トランジスタ２８，２９（３４，３５）は
オフ状態となり、バツフア回路２２（３４）もオ
フ状態となる。
以上、本発明につき、第３図及び第４図におい
て、演算増幅器３の反転入力端子５と基準電位点
９との間に接続される２端子回路３７，３８なら
びに演算増幅器３の反転入力端子５と出力端子６
との間に接続される２端子回路３６をそれぞれ抵
抗とした場合について説明したが、例えば第５図
の如く、２端子回路３７を抵抗４１とコンデンサ
４２の直列回路、２端子回路３６を抵抗３９とコ
ンデンサ４０の並列回路等で構成しても何ら支障
をきたす事はなく、他の回路構成でもよい。ま
た、本発明を半導体集積回路により実施すれば、
更に効果的である。さらに、帰還回路を１回路に
より実現した場合や３回路以上を接続して利得切
換を増やしても、同様の効果が得られることは明
白である。
て、演算増幅器３の反転入力端子５と基準電位点
９との間に接続される２端子回路３７，３８なら
びに演算増幅器３の反転入力端子５と出力端子６
との間に接続される２端子回路３６をそれぞれ抵
抗とした場合について説明したが、例えば第５図
の如く、２端子回路３７を抵抗４１とコンデンサ
４２の直列回路、２端子回路３６を抵抗３９とコ
ンデンサ４０の並列回路等で構成しても何ら支障
をきたす事はなく、他の回路構成でもよい。ま
た、本発明を半導体集積回路により実施すれば、
更に効果的である。さらに、帰還回路を１回路に
より実現した場合や３回路以上を接続して利得切
換を増やしても、同様の効果が得られることは明
白である。
第１図は従来例を示す回路図であり、第２図は
オフセツト電圧に関する第１図の等価回路図を示
す。第３図は本発明の一実施例を示す回路図であ
り、第４図は第３図の一実施例を更に具体化した
回路図を示す。第５図は本発明の他の実施例を示
す回路図である。 １，２……電源供給端子、３……演算増幅器、
４……非反転入力端子、５……反転入力端子、６
……出力端子、７，８……制御端子、９……基準
電位点、１０〜１２，３９，４１……抵抗、１３
〜１６，２４〜３５……トランジスタ、１７〜１
８……スイツチ回路、１９〜２１……オフセツト
電圧、２２，２３……バツフアー回路、３６〜３
８……２端子回路、４０，４２……コンデンサ。
オフセツト電圧に関する第１図の等価回路図を示
す。第３図は本発明の一実施例を示す回路図であ
り、第４図は第３図の一実施例を更に具体化した
回路図を示す。第５図は本発明の他の実施例を示
す回路図である。 １，２……電源供給端子、３……演算増幅器、
４……非反転入力端子、５……反転入力端子、６
……出力端子、７，８……制御端子、９……基準
電位点、１０〜１２，３９，４１……抵抗、１３
〜１６，２４〜３５……トランジスタ、１７〜１
８……スイツチ回路、１９〜２１……オフセツト
電圧、２２，２３……バツフアー回路、３６〜３
８……２端子回路、４０，４２……コンデンサ。
Claims (1)
- １ 増幅器の帰還端子に一端が接続された第１の
２端子回路と、この回路の他端と基準電位点との
間に接続されたスイツチ回路と、前記帰還端子と
前記増幅器の出力端子との間に接続された第２の
２端子回路とを備え、前記スイツチ回路は、反転
入力端、非反転入力端、出力端および制御端を有
するバツフア回路で構成され、前記バツフア回路
の非反転入力端および出力端は前記基準電位点お
よび前記第１の２端子回路の前記他端にそれぞれ
接続され、前記バツフア回路の前記出力端での出
力は前記反転入力端に全帰還され、前記制御端が
第１のレベルのときは前記バツフア回路は活性化
されて前記出力端を前記基準電位点の電位とし、
前記制御端が第２のレベルのときは前記バツフア
回路は非活性状態となつて前記出力端をハイイン
ピーダンス状態とすることを特徴とする可変利得
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049082A JPS58218212A (ja) | 1982-06-11 | 1982-06-11 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049082A JPS58218212A (ja) | 1982-06-11 | 1982-06-11 | 可変利得増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218212A JPS58218212A (ja) | 1983-12-19 |
| JPH0226802B2 true JPH0226802B2 (ja) | 1990-06-13 |
Family
ID=14275371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10049082A Granted JPS58218212A (ja) | 1982-06-11 | 1982-06-11 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218212A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4774707B2 (ja) | 2004-09-29 | 2011-09-14 | ミツミ電機株式会社 | 増幅回路及び入力回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934190Y2 (ja) * | 1978-06-14 | 1984-09-21 | 株式会社東芝 | Ｄ↓−ａ変換器 |
| JPS5693408A (en) * | 1979-12-27 | 1981-07-29 | Nec Corp | Variable gain amplifier |
| JPS56136032A (en) * | 1980-03-26 | 1981-10-23 | Hitachi Ltd | Analog switch circuit |
-
1982
- 1982-06-11 JP JP10049082A patent/JPS58218212A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58218212A (ja) | 1983-12-19 |
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