JPH0226814B2 - - Google Patents
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- JPH0226814B2 JPH0226814B2 JP7869882A JP7869882A JPH0226814B2 JP H0226814 B2 JPH0226814 B2 JP H0226814B2 JP 7869882 A JP7869882 A JP 7869882A JP 7869882 A JP7869882 A JP 7869882A JP H0226814 B2 JPH0226814 B2 JP H0226814B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- flip
- flop
- switch
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は大規模集積回路（以下、LSIと称す）
に外付け部品なしでオンチツプ化を可能にしたパ
ワーオンリセツト回路に関するものである。
に外付け部品なしでオンチツプ化を可能にしたパ
ワーオンリセツト回路に関するものである。
従来のパワーオンリセツト回路の一例を第１図
に示して説明すると、この回路は、抵抗１と容量
２からなる時定数回路３を設け、該時定数回路３
の出力端子を縦続接続されたインバータ４，５の
入力端子に接続し、そのインバータ５の出力信号
をパワーオンリセツト信号として信号出力端子７
より発生するように構成されている。これによ
り、第２図に示すように、電源入力端子６に印加
された電源が正常な電位に達した後もインバータ
４の入力の電位をそのスレツシユホルド電圧VT
よりも低くなるように時定数回路３の抵抗１と容
量２の時定数を大きくとり、電源が正常な電位に
達してからインバータ４の入力の電位がそのスレ
ツシユホルドレベルに達するまでの時間、パワー
オンリセツト信号PRを発生するようになされて
いる。なお、第２図において、VDDは電源入力端
子６に印加される電源の電圧波形、V1は第１図
のａ点におけるインバータ４の入力電圧波形、
PRは信号出力端子７に得られるパワーオンリセ
ツト信号波形、Toはパワーオンリセツト時間を
それぞれ示している。
に示して説明すると、この回路は、抵抗１と容量
２からなる時定数回路３を設け、該時定数回路３
の出力端子を縦続接続されたインバータ４，５の
入力端子に接続し、そのインバータ５の出力信号
をパワーオンリセツト信号として信号出力端子７
より発生するように構成されている。これによ
り、第２図に示すように、電源入力端子６に印加
された電源が正常な電位に達した後もインバータ
４の入力の電位をそのスレツシユホルド電圧VT
よりも低くなるように時定数回路３の抵抗１と容
量２の時定数を大きくとり、電源が正常な電位に
達してからインバータ４の入力の電位がそのスレ
ツシユホルドレベルに達するまでの時間、パワー
オンリセツト信号PRを発生するようになされて
いる。なお、第２図において、VDDは電源入力端
子６に印加される電源の電圧波形、V1は第１図
のａ点におけるインバータ４の入力電圧波形、
PRは信号出力端子７に得られるパワーオンリセ
ツト信号波形、Toはパワーオンリセツト時間を
それぞれ示している。
しかしながら、このように構成された従来の回
路では、比較的長いパワーオンリセツト信号を必
要とする場合や電源が正常電位に達するまでの時
間が長い場合、抵抗１、容量２の値を大きくして
時定数を大きくしなければならない。一例として
10ms以上の時定数を要する場合は10KΩの抵抗
１と10μFの容量２を必要とし、これらをLSIにオ
ンチツプ化することはきわめて困難になり、外付
けとしなければならないという欠点があつた。
路では、比較的長いパワーオンリセツト信号を必
要とする場合や電源が正常電位に達するまでの時
間が長い場合、抵抗１、容量２の値を大きくして
時定数を大きくしなければならない。一例として
10ms以上の時定数を要する場合は10KΩの抵抗
１と10μFの容量２を必要とし、これらをLSIにオ
ンチツプ化することはきわめて困難になり、外付
けとしなければならないという欠点があつた。
本発明は以上の点に鑑み、かかる従来の欠点を
解決するためになされたもので、その目的は電源
に対して安定した動作を行い、しかも外付け部品
なしでLSIにオンチツプ化を行うことができるパ
ワーオンリセツト回路を提供することにある。
解決するためになされたもので、その目的は電源
に対して安定した動作を行い、しかも外付け部品
なしでLSIにオンチツプ化を行うことができるパ
ワーオンリセツト回路を提供することにある。
また、本発明の他の目的は、比較的長いパワー
オンリセツト時間を小規模の回路にて得ることが
できるパワーオンリセツト回路を提供することに
ある。
オンリセツト時間を小規模の回路にて得ることが
できるパワーオンリセツト回路を提供することに
ある。
以下、本発明の実施例を図に基づいて詳細に説
明する。
明する。
第３図は本発明によるパワーオンリセツト回路
の原理的な構成を示す回路図、第４図はその具体
的な実施例を示す回路図である。これらの図にお
いて、１１はリセツト、プリセツト機能を有する
フリツプフロツプ（FF）であり、このフリツプ
フロツプ１１は１つのリセツト端子付きＤ形フリ
ツプフロツプ３１からなり、そのＤ入力端子が電
源端子１６に接続され、クロツク入力Ｃとして後
述するカウンタのカウント出力が入力される。１
２は複数のリセツト端子付きＤ形フリツプフロツ
プ３２ａ〜３２ｎからなるカウンタ、１３ａは
PMOSトランジスタ３３を用いそのゲートが制
御端子となる第１のスイツチ、１３ｂは第１のス
イツチ１３ａと同様にPMOSトランジスタ３４
を用いそのゲートが制御端子となる第２のスイツ
チであり、第１および第２のスイツチ１３ａ，１
３ｂはそれらゲートがLow（以下、“Ｌ”という）
のときオン、High（以下、“Ｈ”という）のとき
オフするPMOSトランジスタ３３，３４からな
る。また、１４はPMOSトランジスタ３５のゲ
ートをグランド（GND）に接続しそのソース、
ドレイン間のオン抵抗を用いる抵抗素子、１５は
入力が“Ｌ”のときに雑音余裕の大きなインバー
タであり、このインバータ１５は、PMOSトラ
ンジスタ３６、第１のNMOSトランジスタ３７、
第２のNMOSトランジスタ３８をこれらの順に
直列に接続し、第２のNMOSトランジスタ３８
のゲートを第１および第２のNMOSトランジス
タ３７，３８の接続点に接続する。そして、
PMOSトランジスタ３６のソースを電源が印加
される電源端子１６に、第２のNMOSトランジ
スタ３８のソースをグランド（GND）に接続し、
PMOSトランジスタ３６と第1NMOSトランジス
タ３７のゲートを接続して入力とし、PMOSト
ランジスタ３６と第１のNMOSトランジスタ３
７のドレインの接続点を出力とする。
の原理的な構成を示す回路図、第４図はその具体
的な実施例を示す回路図である。これらの図にお
いて、１１はリセツト、プリセツト機能を有する
フリツプフロツプ（FF）であり、このフリツプ
フロツプ１１は１つのリセツト端子付きＤ形フリ
ツプフロツプ３１からなり、そのＤ入力端子が電
源端子１６に接続され、クロツク入力Ｃとして後
述するカウンタのカウント出力が入力される。１
２は複数のリセツト端子付きＤ形フリツプフロツ
プ３２ａ〜３２ｎからなるカウンタ、１３ａは
PMOSトランジスタ３３を用いそのゲートが制
御端子となる第１のスイツチ、１３ｂは第１のス
イツチ１３ａと同様にPMOSトランジスタ３４
を用いそのゲートが制御端子となる第２のスイツ
チであり、第１および第２のスイツチ１３ａ，１
３ｂはそれらゲートがLow（以下、“Ｌ”という）
のときオン、High（以下、“Ｈ”という）のとき
オフするPMOSトランジスタ３３，３４からな
る。また、１４はPMOSトランジスタ３５のゲ
ートをグランド（GND）に接続しそのソース、
ドレイン間のオン抵抗を用いる抵抗素子、１５は
入力が“Ｌ”のときに雑音余裕の大きなインバー
タであり、このインバータ１５は、PMOSトラ
ンジスタ３６、第１のNMOSトランジスタ３７、
第２のNMOSトランジスタ３８をこれらの順に
直列に接続し、第２のNMOSトランジスタ３８
のゲートを第１および第２のNMOSトランジス
タ３７，３８の接続点に接続する。そして、
PMOSトランジスタ３６のソースを電源が印加
される電源端子１６に、第２のNMOSトランジ
スタ３８のソースをグランド（GND）に接続し、
PMOSトランジスタ３６と第1NMOSトランジス
タ３７のゲートを接続して入力とし、PMOSト
ランジスタ３６と第１のNMOSトランジスタ３
７のドレインの接続点を出力とする。
かかる構成の回路は、リセツト、プリセツト機
能を有するフリツプフロツプ１１の出力端子が第
１のスイツチ１３ａの制御端子に接続され、この
第１のスイツチ１３ａは一方の端子が電源端子１
６に接続されるとともに、他方の端子が抵抗素子
１４の一方の端子に接続されており、抵抗素子１
４の他方の端子が接地されている。また、第１の
スイツチ１３ａには第２のスイツチ１３ｂが並列
に接続されており、第１および第２のスイツチ１
３ａ，１３ｂの接続点と抵抗素子１４の接続点が
インバータ１５の入力端子に接続されている。こ
のインバータ１３の出力端子は第２のスイツチ１
３ｂの制御端子、フリツプフロツプ１１およびカ
ウンタ１２の各リセツト端子Ｒに接続され、フリ
ツプフロツプ１１の出力をパワーオンリセツト信
号として信号出力端子１７からとり出すように構
成されている。なお、フリツプフロツプ１１のク
ロツク入力端子Ｃにはカウンタ１２のカウント出
力Ｑが入力される。また、カウンタ１２はクロツ
ク入力端子１０を介してクロツクがその端子Ｃに
入力されており、このクロツクは外部または内部
別回路にて発生してもよい。
能を有するフリツプフロツプ１１の出力端子が第
１のスイツチ１３ａの制御端子に接続され、この
第１のスイツチ１３ａは一方の端子が電源端子１
６に接続されるとともに、他方の端子が抵抗素子
１４の一方の端子に接続されており、抵抗素子１
４の他方の端子が接地されている。また、第１の
スイツチ１３ａには第２のスイツチ１３ｂが並列
に接続されており、第１および第２のスイツチ１
３ａ，１３ｂの接続点と抵抗素子１４の接続点が
インバータ１５の入力端子に接続されている。こ
のインバータ１３の出力端子は第２のスイツチ１
３ｂの制御端子、フリツプフロツプ１１およびカ
ウンタ１２の各リセツト端子Ｒに接続され、フリ
ツプフロツプ１１の出力をパワーオンリセツト信
号として信号出力端子１７からとり出すように構
成されている。なお、フリツプフロツプ１１のク
ロツク入力端子Ｃにはカウンタ１２のカウント出
力Ｑが入力される。また、カウンタ１２はクロツ
ク入力端子１０を介してクロツクがその端子Ｃに
入力されており、このクロツクは外部または内部
別回路にて発生してもよい。
つぎに上記実施例の動作を第５図を参照して説
明する。第５図はフリツプフロツプ１１の各端子
の電圧の変化を示し、横軸に時間が、縦軸に電圧
がとつてあり、VDDは電源端子１６に印加される
電源電圧、FRはフリツプフロツプ１１のリセツ
ト信号、FSはフリツプフロツプ１１のセツト信
号、PR1は信号出力端子１７のパワーオンリセツ
ト信号波形をそれぞれ示している。ここで、
PMOSトランジスタ、NMOSトランジスタのス
レツシユホルド電圧をそれぞれ−VTP，VTNとす
る。通常のCMOSプロセスではVTP，VTNはほぼ
等しい。しかして、電源端子１６に電源が印加さ
れていない場合においても、抵抗素子１４を構成
するPMOSトランジスタ３５のゲートは接地さ
れているので、インバータ１５の入力（以後、Ａ
点と呼ぶ）がVTPより高い電位にある場合は前記
PMOSトランジスタ３５はオンし、Ａ点の電位
をVTPまで下げる。
明する。第５図はフリツプフロツプ１１の各端子
の電圧の変化を示し、横軸に時間が、縦軸に電圧
がとつてあり、VDDは電源端子１６に印加される
電源電圧、FRはフリツプフロツプ１１のリセツ
ト信号、FSはフリツプフロツプ１１のセツト信
号、PR1は信号出力端子１７のパワーオンリセツ
ト信号波形をそれぞれ示している。ここで、
PMOSトランジスタ、NMOSトランジスタのス
レツシユホルド電圧をそれぞれ−VTP，VTNとす
る。通常のCMOSプロセスではVTP，VTNはほぼ
等しい。しかして、電源端子１６に電源が印加さ
れていない場合においても、抵抗素子１４を構成
するPMOSトランジスタ３５のゲートは接地さ
れているので、インバータ１５の入力（以後、Ａ
点と呼ぶ）がVTPより高い電位にある場合は前記
PMOSトランジスタ３５はオンし、Ａ点の電位
をVTPまで下げる。
次に電源が電源端子１６に印加される場合、イ
ンバータ１５は入力電圧が第５図に示すように
2VTNに達するまでは電源と等しい電圧を出力す
る。そして、入力電圧が2VTN以上になると、VTN
程度の電圧を出力する。一方、フリツプフロツプ
１１、カウンタ１２およびスイツチ１３ａ，１３
ｂなどの内部回路は電源電圧がVTP，VTNのどち
らか大きい方の値（この値をVnaxとする。）以上
になつたとき正常の動作を行う。よつて、電源電
圧VDDがVTnaxに達した時刻からＡ点が第５図に
示すように2VTNに達するまでの間、フリツプフ
ロツプ１１、カウンタ１２にリセツト信号FRが
出力され、これらはリセツトされ、フリツプフロ
ツプ１１の出力Ｑは“Ｌ”となり、第５図に示す
ようにパワーオンリセツト信号PR1を発生する。
このとき、フリツプフロツプ１１の出力端子に接
続されている第１のスイツチ１３ａはオンとな
る。（各スイツチ１３ａおよび１３ｂのオン抵抗）
＜＜（抵抗素子１４の抵抗）となるように設計し
ておけば、Ａ点の電位はほぼ電源電圧まで上り、
電源電圧が2VTN以上になると、インバータ１５
の出力はほぼVTNとなり、第５図に示すようにリ
セツト信号FRは解除される。なお、VTNはフリ
ツプフロツプ１１、カウンタ１２の“Ｌ”側の雑
音余裕内にある。
ンバータ１５は入力電圧が第５図に示すように
2VTNに達するまでは電源と等しい電圧を出力す
る。そして、入力電圧が2VTN以上になると、VTN
程度の電圧を出力する。一方、フリツプフロツプ
１１、カウンタ１２およびスイツチ１３ａ，１３
ｂなどの内部回路は電源電圧がVTP，VTNのどち
らか大きい方の値（この値をVnaxとする。）以上
になつたとき正常の動作を行う。よつて、電源電
圧VDDがVTnaxに達した時刻からＡ点が第５図に
示すように2VTNに達するまでの間、フリツプフ
ロツプ１１、カウンタ１２にリセツト信号FRが
出力され、これらはリセツトされ、フリツプフロ
ツプ１１の出力Ｑは“Ｌ”となり、第５図に示す
ようにパワーオンリセツト信号PR1を発生する。
このとき、フリツプフロツプ１１の出力端子に接
続されている第１のスイツチ１３ａはオンとな
る。（各スイツチ１３ａおよび１３ｂのオン抵抗）
＜＜（抵抗素子１４の抵抗）となるように設計し
ておけば、Ａ点の電位はほぼ電源電圧まで上り、
電源電圧が2VTN以上になると、インバータ１５
の出力はほぼVTNとなり、第５図に示すようにリ
セツト信号FRは解除される。なお、VTNはフリ
ツプフロツプ１１、カウンタ１２の“Ｌ”側の雑
音余裕内にある。
そして、インバータ１５の出力がVTNのときそ
の出力端子に接続されている第２のスイツチ１３
ｂはオンし、フリツプフロツプ側に接続されてい
る第１のスイツチ１３ａのオン、オフの状態のい
かんにかかわらず、Ａ点の位を電源電圧レベルに
保持する。よつて、これ以後は電源が除去される
までインバータ１５の出力はVTNであり、フリツ
プフロツプ１１、カウンタ１２はリセツトされな
い。
の出力端子に接続されている第２のスイツチ１３
ｂはオンし、フリツプフロツプ側に接続されてい
る第１のスイツチ１３ａのオン、オフの状態のい
かんにかかわらず、Ａ点の位を電源電圧レベルに
保持する。よつて、これ以後は電源が除去される
までインバータ１５の出力はVTNであり、フリツ
プフロツプ１１、カウンタ１２はリセツトされな
い。
カウンタ１２は第５図に示すようにリセツト信
号FRが解除されてからクロツクのカウントを始
め、ｎ個（カウンタ構成により定まる）カウント
したらフリツプフロツプ１１をリセツトする。こ
れにより、フリツプフロツプ１１がセツトすれば
パワーオンリセツト信号PR1が解除される。以後
は電源が除去され再び印加されるまでパワーオン
リセツト信号PR1は発生されない。これによつ
て、フリツプフロツプ１１の出力端子に接続され
た信号出力端子１７から第５図に示すパワーオン
リセツト時間T2を有するパワーオンリセツト信
号PR1が得られる。なお、第５図においてT1は
フリツプフロツプ１１のリセツト時間を示してい
る。
号FRが解除されてからクロツクのカウントを始
め、ｎ個（カウンタ構成により定まる）カウント
したらフリツプフロツプ１１をリセツトする。こ
れにより、フリツプフロツプ１１がセツトすれば
パワーオンリセツト信号PR1が解除される。以後
は電源が除去され再び印加されるまでパワーオン
リセツト信号PR1は発生されない。これによつ
て、フリツプフロツプ１１の出力端子に接続され
た信号出力端子１７から第５図に示すパワーオン
リセツト時間T2を有するパワーオンリセツト信
号PR1が得られる。なお、第５図においてT1は
フリツプフロツプ１１のリセツト時間を示してい
る。
このように上記実施例によると、フリツプフロ
ツプ１１、カウンタ１２、第１および第２のスイ
ツチ１３ａ，１３ｂ、インバータ１５、低周波で
高抵抗をもつ抵抗素子１４により、電源電圧の立
上り速度にかかわらずフリツプフロツプ１１およ
びカウンタ１２にリセツトをかけ、クロツクをカ
ウンタ１２でカウントし、そのカウント出力によ
りフリツプフロツプ１１をセツトすることによ
り、フリツプフロツプ１１がリセツトされている
間の出力をパワーオンリセツト信号とし、長いパ
ワーオンリセツト時間を小規模の回路で得ること
ができる。また、トランジスタのみによつて構成
できるため、外付け部品なしでLSIにオンチツプ
化が可能になり、回路規模を小型化することがで
きる。
ツプ１１、カウンタ１２、第１および第２のスイ
ツチ１３ａ，１３ｂ、インバータ１５、低周波で
高抵抗をもつ抵抗素子１４により、電源電圧の立
上り速度にかかわらずフリツプフロツプ１１およ
びカウンタ１２にリセツトをかけ、クロツクをカ
ウンタ１２でカウントし、そのカウント出力によ
りフリツプフロツプ１１をセツトすることによ
り、フリツプフロツプ１１がリセツトされている
間の出力をパワーオンリセツト信号とし、長いパ
ワーオンリセツト時間を小規模の回路で得ること
ができる。また、トランジスタのみによつて構成
できるため、外付け部品なしでLSIにオンチツプ
化が可能になり、回路規模を小型化することがで
きる。
なお、第４図の実施例ではカウンタ１２を設け
る場合であつたが、第３図に示すようにカウンタ
１２を省くこともできる。
る場合であつたが、第３図に示すようにカウンタ
１２を省くこともできる。
また、電源の立ち上り速度が非常に速く、電源
がVTnaxに達してからＡ点が2VTNに達するまでの
時間が短かくなつてフリツプフロツプ１１、カウ
ンタ１２がリセツトしきれないときは、抵抗素子
１４に並列に容量を接続し、Ａ点が2VTNに達す
る時間をおそくすればよい。この場合、フリツプ
フロツプ１１、カウンタ１２がリセツトするのに
要する時間は数十nsもあれば十分であるため、容
量は数pF以下の小さなものでよい。
がVTnaxに達してからＡ点が2VTNに達するまでの
時間が短かくなつてフリツプフロツプ１１、カウ
ンタ１２がリセツトしきれないときは、抵抗素子
１４に並列に容量を接続し、Ａ点が2VTNに達す
る時間をおそくすればよい。この場合、フリツプ
フロツプ１１、カウンタ１２がリセツトするのに
要する時間は数十nsもあれば十分であるため、容
量は数pF以下の小さなものでよい。
第６図は本発明によるパワーオンリセツト回路
の他の例を示す回路図、第７図はその具体的な実
施例の回路図であり、この実施例では、抵抗素子
１４にかえて抵抗可変素子２１とブートストラツ
プ回路２２を構成し、その他の構成は第４図の回
路と同様である。抵抗可変素子２１はPMOSト
ランジスタ４０からなり、制御端子となるゲート
に加える電圧によりオン抵抗が可変制御されるも
のである。そして、前記PMOSトランジスタ４
０のゲートに加える電圧がブートストラツプ回路
２２で発生されている。このブートストラツプ回
路２２は、第１〜第３のPMOSトランジスタ４
１〜４３と容量５１からなり、第１のPMOSト
ランジスタ４１、容量５１、第２のPMOSトラ
ンジスタ４２をこれらの順に直列に接続し、第１
のPMOSトランジスタ４１のソースを電源が印
加される電源端子１６に、第２のPMOSトラン
ジスタ４２のドレインをグランド（GND）に接
続する。さらに、容量５１および第２のPMOS
トランジスタ４２と並列に第３のPMOSトラン
ジスタ４３を接続し、第１〜第３のPMOSトラ
ンジスタ４１〜４３のゲートをグランド（GND）
に接続し、容量５１と第２のPMOSトランジス
タ４２の接続点をブートストラツプ回路の出力と
する。なお、図中、第３図および第４図と同一部
分は同一符号を付している。
の他の例を示す回路図、第７図はその具体的な実
施例の回路図であり、この実施例では、抵抗素子
１４にかえて抵抗可変素子２１とブートストラツ
プ回路２２を構成し、その他の構成は第４図の回
路と同様である。抵抗可変素子２１はPMOSト
ランジスタ４０からなり、制御端子となるゲート
に加える電圧によりオン抵抗が可変制御されるも
のである。そして、前記PMOSトランジスタ４
０のゲートに加える電圧がブートストラツプ回路
２２で発生されている。このブートストラツプ回
路２２は、第１〜第３のPMOSトランジスタ４
１〜４３と容量５１からなり、第１のPMOSト
ランジスタ４１、容量５１、第２のPMOSトラ
ンジスタ４２をこれらの順に直列に接続し、第１
のPMOSトランジスタ４１のソースを電源が印
加される電源端子１６に、第２のPMOSトラン
ジスタ４２のドレインをグランド（GND）に接
続する。さらに、容量５１および第２のPMOS
トランジスタ４２と並列に第３のPMOSトラン
ジスタ４３を接続し、第１〜第３のPMOSトラ
ンジスタ４１〜４３のゲートをグランド（GND）
に接続し、容量５１と第２のPMOSトランジス
タ４２の接続点をブートストラツプ回路の出力と
する。なお、図中、第３図および第４図と同一部
分は同一符号を付している。
つぎに、上記構成の動作を説明する。ただし、
抵抗可変素子２１、ブートストラツプ回路２２以
外の回路の動作は第４図と全く同様であり、ここ
では省略する。ブートストラツプ回路２２を構成
する第１のPMOSトランジスタ４１と容量５１
の接続点をＢ点、第２のPMOSトランジスタ４
２と容量５１の接続点をＣ点とする。電源端子１
６に電源が印加されているときはＢ点は電源電圧
に、Ｃ点はVTPの電位となる。このＣ点は抵抗可
変素子２１を構成するPMOSトランジスタ４０
のゲートに接続されていて、かつVTP＞０になる
ので、前記PMOSトランジスタ４０のオン抵抗
は第４図の場合（PMOSトランジスタ３５のゲ
ートは接地されている）より高くなる。一方、電
源を除去したときは、第３のPMOSトランジス
タ４３がオンしているため、Ｂ点の電位はVTPま
で下がる（Ｂ点の電位がVTPまで下がると、第３
のPMOSトランジスタ４３はカツトオフする）。
このとき、容量５１には、電源電圧をVDD、容量
５１の容量値をCcとすると、（VDD−VTP）×Ccの
電荷が蓄積されているため、Ｃ点の電位（−VDD
＋2VTP）まで下がり、通常−VDD＋2VTP＜−VTP
になるので、第２のPMOSトランジスタ４２は
カツトオフし、かつPMOSトランジスタ４０の
オン抵抗を下げる。これにより、インバータ１５
の入力（Ａ点）をGNDレベルまで放電させるこ
とができる。
抵抗可変素子２１、ブートストラツプ回路２２以
外の回路の動作は第４図と全く同様であり、ここ
では省略する。ブートストラツプ回路２２を構成
する第１のPMOSトランジスタ４１と容量５１
の接続点をＢ点、第２のPMOSトランジスタ４
２と容量５１の接続点をＣ点とする。電源端子１
６に電源が印加されているときはＢ点は電源電圧
に、Ｃ点はVTPの電位となる。このＣ点は抵抗可
変素子２１を構成するPMOSトランジスタ４０
のゲートに接続されていて、かつVTP＞０になる
ので、前記PMOSトランジスタ４０のオン抵抗
は第４図の場合（PMOSトランジスタ３５のゲ
ートは接地されている）より高くなる。一方、電
源を除去したときは、第３のPMOSトランジス
タ４３がオンしているため、Ｂ点の電位はVTPま
で下がる（Ｂ点の電位がVTPまで下がると、第３
のPMOSトランジスタ４３はカツトオフする）。
このとき、容量５１には、電源電圧をVDD、容量
５１の容量値をCcとすると、（VDD−VTP）×Ccの
電荷が蓄積されているため、Ｃ点の電位（−VDD
＋2VTP）まで下がり、通常−VDD＋2VTP＜−VTP
になるので、第２のPMOSトランジスタ４２は
カツトオフし、かつPMOSトランジスタ４０の
オン抵抗を下げる。これにより、インバータ１５
の入力（Ａ点）をGNDレベルまで放電させるこ
とができる。
このように、電源が正常電圧にあるときは抵抗
可変素子２１の抵抗値を高くして流れる電流を小
さくし、電源の除去時には抵抗可変素子２１の抵
抗値を低くすることにより、安定にかつ電源対し
て追従性が良くなり、低電力でしかも高速動作の
可能なパワーオンリセツト回路を提供することが
できる。
可変素子２１の抵抗値を高くして流れる電流を小
さくし、電源の除去時には抵抗可変素子２１の抵
抗値を低くすることにより、安定にかつ電源対し
て追従性が良くなり、低電力でしかも高速動作の
可能なパワーオンリセツト回路を提供することが
できる。
なお、上記実施例では、インバータをPMOS
およびNMOSトランジスタからなるCMOSトラ
ンジスタで構成したり、スイツチ、抵抗素子を
PMOSトランジスタで構成した場合について示
したが、これらインバータ、スイツチおよび抵抗
素子などはその他のトランジスタ素子にて構成し
得ることは勿論である。
およびNMOSトランジスタからなるCMOSトラ
ンジスタで構成したり、スイツチ、抵抗素子を
PMOSトランジスタで構成した場合について示
したが、これらインバータ、スイツチおよび抵抗
素子などはその他のトランジスタ素子にて構成し
得ることは勿論である。
以上説明したように本発明のパワーオンリセツ
ト回路は、トランジスタのみにより構成できるた
め、外付け部品なしでLSIにオンチツプ化が可能
になるとともに、回路規模も小型化することがで
きる。さらに、パワーオンリセツト信号のパルス
幅はクロツクの周波数とカウンタの分周数で任意
に定めることができるため、長いパワーオンリセ
ツト時間を容易にとることができ、しかも小規模
な回路で実現できるなどのすぐれた効果を有す
る。
ト回路は、トランジスタのみにより構成できるた
め、外付け部品なしでLSIにオンチツプ化が可能
になるとともに、回路規模も小型化することがで
きる。さらに、パワーオンリセツト信号のパルス
幅はクロツクの周波数とカウンタの分周数で任意
に定めることができるため、長いパワーオンリセ
ツト時間を容易にとることができ、しかも小規模
な回路で実現できるなどのすぐれた効果を有す
る。
第１図は従来例を示す回路図、第２図は第１図
の各部の電圧波形図、第３図は本発明によるパワ
ーオンリセツト回路の原理的構成を示す回路図、
第４図は第３図の具体的な実施例を示す回路図、
第５図は第４図の動作説明図、第６図は本発明に
よるパワーオンリセツト回路の他の例を示す回路
図、第７図は第６図の具体的な実施例を示す回路
図である。 １１……フリツプフロツプ、１２……カウン
タ、１３ａ……第１のスイツチ、１３ｂ……第２
のスイツチ、１４……抵抗素子、１５……インバ
ータ、１６……電源端子、２１……抵抗可変素
子、２２……ブートストラツプ回路。
の各部の電圧波形図、第３図は本発明によるパワ
ーオンリセツト回路の原理的構成を示す回路図、
第４図は第３図の具体的な実施例を示す回路図、
第５図は第４図の動作説明図、第６図は本発明に
よるパワーオンリセツト回路の他の例を示す回路
図、第７図は第６図の具体的な実施例を示す回路
図である。 １１……フリツプフロツプ、１２……カウン
タ、１３ａ……第１のスイツチ、１３ｂ……第２
のスイツチ、１４……抵抗素子、１５……インバ
ータ、１６……電源端子、２１……抵抗可変素
子、２２……ブートストラツプ回路。
Claims (1)
- 【特許請求の範囲】 １ リセツト、プリセツト機能を有するフリツプ
フロツプと、制御端子と一対の端子を有し該制御
端子が前記フリツプフロツプの出力端子に接続さ
れかつその一方の端子が電源に接続された第１の
スイツチと、前記第１のスイツチの他方の端子に
一方の端子が接続されかつ他方の端子が接地され
た抵抗素子と、前記第１のスイツチに並列接続さ
れた制御端子を有する第２のスイツチと、前記第
１および第２のスイツチの接続点と前記抵抗素子
との接続点が入力端子に接続されたインバータと
からなり、前記インバータの出力端子を前記第２
のスイツチの制御端子および前記フリツプフロツ
プのリセツト端子に接続することにより、電源を
印加してから前記フリツプフロツプのセツト信号
が入るまでの間の前記フリツプフロツプの出力を
パワーオンリセツト信号として発生するようにし
たことを特徴とするパワーオンリセツト回路。 ２ リセツト、プリセツト機能を有するフリツプ
フロツプと、制御端子と一対の端子を有し該制御
端子が前記フリツプフロツプの出力端子に接続さ
れかつその一方の端子が電源に接続された第１の
スイツチと、前記第１のスイツチの他方の端子に
一方の端子が接続されるとともに他方の端子が接
地され、かつ抵抗値制御端子を有し、この端子の
電圧値で抵抗値を可変可能な抵抗素子と、前記第
１のスイツチに並列接続された制御端子を有する
第２のスイツチと、前記第１および第２のスイツ
チの接続点と前記抵抗素子との接続点が入力端子
に接続されたインバータと、入力を電源に、出力
を前記抵抗素子の抵抗値制御端子にそれぞれ接続
して該抵抗素子の抵抗値を制御する制御回路とか
らなり、前記インバータの出力端子を前記第２の
スイツチの制御端子および前記フリツプフロツプ
のリセツト端子に接続することにより、電源を印
加してから前記フリツプフロツプのセツト信号が
入るまでの間の前記フリツプフロツプの出力をパ
ワーオンリセツト信号として発生し、かつ電源が
正常電圧にあるときは前記抵抗値の制御回路と抵
抗素子により、その抵抗値を高くして電流を小さ
くし、電源が除去されたときは前記抵抗素子の抵
抗値を低くして流れる電流を大きくするようにし
たことを特徴とするパワーオンリセツト回路。 ３ リセツト、プリセツト機能を有するフリツプ
フロツプと、制御端子と一対の端子を有し該制御
端子が前記フリツプフロツプの出力端子に接続さ
れかつその一方の端子が電源に接続された第１の
スイツチと、前記第１のスイツチの他方の端子に
一方の端子が接続されかつ他方の端子が接地され
た抵抗素子と、前記第１のスイツチに並列接続さ
れた制御端子を有する第２のスイツチと、前記第
１および第２のスイツチの接続点と前記抵抗素子
との接続点が入力端子に接続されたインバータ
と、クロツクを入力としそのカウント出力により
前記フリツプフロツプをセツトするカウンタとか
らなり、前記インバータの出力端子を前記第２の
スイツチの制御端子および前記フリツプフロツ
プ、カウンタのリセツト端子に続接することによ
り、電源を印加して前記フリツプフロツプおよび
カウンタをリセツトしてから該カウンタのカウン
ト出力により前記フリツプフロツプがセツトされ
るまでの間の前記フリツプフロツプの出力をパワ
ーオンリセツト信号として発生するようにしたこ
とを特徴とするパワーオンリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7869882A JPS58195319A (ja) | 1982-05-11 | 1982-05-11 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7869882A JPS58195319A (ja) | 1982-05-11 | 1982-05-11 | パワ−オンリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195319A JPS58195319A (ja) | 1983-11-14 |
| JPH0226814B2 true JPH0226814B2 (ja) | 1990-06-13 |
Family
ID=13669083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7869882A Granted JPS58195319A (ja) | 1982-05-11 | 1982-05-11 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195319A (ja) |
-
1982
- 1982-05-11 JP JP7869882A patent/JPS58195319A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195319A (ja) | 1983-11-14 |
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