JPH0316648B2 - - Google Patents
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- Publication number
- JPH0316648B2 JPH0316648B2 JP59045031A JP4503184A JPH0316648B2 JP H0316648 B2 JPH0316648 B2 JP H0316648B2 JP 59045031 A JP59045031 A JP 59045031A JP 4503184 A JP4503184 A JP 4503184A JP H0316648 B2 JPH0316648 B2 JP H0316648B2
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- JP
- Japan
- Prior art keywords
- mos
- mos transistor
- type
- inverter
- output
- Prior art date
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Description
【発明の詳細な説明】
この発明は、種々の電子機器に使用される電源
オンリセツト回路に関する。
オンリセツト回路に関する。
従来よりよく使用される電源オンリセツト回路
には、第１図ないし第３図に示すものがある。
には、第１図ないし第３図に示すものがある。
第１図の回路は、電源がオンされると、MOS
トランジスタ１がオンしてコンデンサＣを通して
充電電流が流れる。コンデンサＣの充電が進み、
Ａ点の電位がインバータ２のスレツシヨルドレベ
ルを越えるまでは、インバータ２の出力は“Ｈ”
（ハイ）で、リセツト信号が出力され、Ａ点がス
レツシヨルドレベルを越えると、インバータ２の
出力が“Ｌ”（ロー）となり、リセツト信号がオ
フされる。第２図の回路は、第１図の回路の
MOSトランジスタ１の代わりに抵抗Ｒを接続し
たものであり、動作は略第１図の回路と同様であ
る。
トランジスタ１がオンしてコンデンサＣを通して
充電電流が流れる。コンデンサＣの充電が進み、
Ａ点の電位がインバータ２のスレツシヨルドレベ
ルを越えるまでは、インバータ２の出力は“Ｈ”
（ハイ）で、リセツト信号が出力され、Ａ点がス
レツシヨルドレベルを越えると、インバータ２の
出力が“Ｌ”（ロー）となり、リセツト信号がオ
フされる。第２図の回路は、第１図の回路の
MOSトランジスタ１の代わりに抵抗Ｒを接続し
たものであり、動作は略第１図の回路と同様であ
る。
第３図の回路は、電源がオンして＋Ｖが上昇し
ていき、MOSトランジスタ３のスレツシヨルド
レベルを越えるとMOSトランジスタがオンし、
さらに抵抗Ｒ１とＲ２で分圧されるＢ点の電位が
MOSトランジスタ４のスレツシヨルドレベルを
越えると、MOSトランジスタ４がオンし、イン
バータ５の入力が“Ｌ”となる。そのため、リセ
ツト信号として出力されていたインバータ６の出
力も“Ｈ”から“Ｌ”に落ちる。
ていき、MOSトランジスタ３のスレツシヨルド
レベルを越えるとMOSトランジスタがオンし、
さらに抵抗Ｒ１とＲ２で分圧されるＢ点の電位が
MOSトランジスタ４のスレツシヨルドレベルを
越えると、MOSトランジスタ４がオンし、イン
バータ５の入力が“Ｌ”となる。そのため、リセ
ツト信号として出力されていたインバータ６の出
力も“Ｈ”から“Ｌ”に落ちる。
上記した従来の電源オンリセツト回路の欠点
は、第１図、第２図に示した回路では立ち上がり
の遅い電源では動作しないし、第３図の回路では
立ち上がりの遅い電源に対しても動作するが、静
止時にも電流が流れ電力を消費することである。
は、第１図、第２図に示した回路では立ち上がり
の遅い電源では動作しないし、第３図の回路では
立ち上がりの遅い電源に対しても動作するが、静
止時にも電流が流れ電力を消費することである。
この発明の目的は、上記従来回路の欠点を解消
し、立ち上がりの遅い電源に対しても動作し、し
かも静止時における消費電力の小さな電源オンリ
セツト回路を提供することである。
し、立ち上がりの遅い電源に対しても動作し、し
かも静止時における消費電力の小さな電源オンリ
セツト回路を提供することである。
上記目的を達成するために、この発明の電源オ
ンリセツト回路は、１対のＣ−MOSインバータ
１１，１２から構成され、一方のＣ−MOSイン
バータ１１が電源と接地間に直列に接続されるＰ
型の第１のMOSトランジスタ１３、Ｎ型の第２
のMOSトランジスタ１４、Ｎ型の第３のMOSト
ランジスタ１５とからなり、第１、第２、第３の
MOSトランジスタ１３，１４，１５のゲートが
共通接続され、第１と第２のMOSトランジスタ
１３，１４の接続点を出力部とするものであり、
他方のＣ−MOSインバータ１２が電源と接地間
に直列に接続されるＰ型の第４のMOSトランジ
スタ１６、Ｐ型の第５のMOSトランジスタ１７、
Ｎ型の第６のMOSトランジスタ１８からなり、
第４、第５、第６のMOSトランジスタ１６，１
７，１８のゲートが共通接続され、第５と第６の
MOSトランジスタ１７，１８の接続点を出力部
とするものであり、かつ両Ｃ−MOSインバータ
１１，１２のゲート接続部と出力部がクロス接続
されてなるアンバランスフリツプフロツプ１０
と、このアンバランスフリツプフロツプ１０の出
力を受けてリセツト信号を導出するリセツト信号
出力回路１９，２０と、前記アンバランスフリツ
プフロツプ１０の出力部と接地間に接続され、外
部信号を受けるとオンされ、前記リセツト信号を
解除するMOSトランジスタ２１とから構成され
ている。
ンリセツト回路は、１対のＣ−MOSインバータ
１１，１２から構成され、一方のＣ−MOSイン
バータ１１が電源と接地間に直列に接続されるＰ
型の第１のMOSトランジスタ１３、Ｎ型の第２
のMOSトランジスタ１４、Ｎ型の第３のMOSト
ランジスタ１５とからなり、第１、第２、第３の
MOSトランジスタ１３，１４，１５のゲートが
共通接続され、第１と第２のMOSトランジスタ
１３，１４の接続点を出力部とするものであり、
他方のＣ−MOSインバータ１２が電源と接地間
に直列に接続されるＰ型の第４のMOSトランジ
スタ１６、Ｐ型の第５のMOSトランジスタ１７、
Ｎ型の第６のMOSトランジスタ１８からなり、
第４、第５、第６のMOSトランジスタ１６，１
７，１８のゲートが共通接続され、第５と第６の
MOSトランジスタ１７，１８の接続点を出力部
とするものであり、かつ両Ｃ−MOSインバータ
１１，１２のゲート接続部と出力部がクロス接続
されてなるアンバランスフリツプフロツプ１０
と、このアンバランスフリツプフロツプ１０の出
力を受けてリセツト信号を導出するリセツト信号
出力回路１９，２０と、前記アンバランスフリツ
プフロツプ１０の出力部と接地間に接続され、外
部信号を受けるとオンされ、前記リセツト信号を
解除するMOSトランジスタ２１とから構成され
ている。
以下、実施例により、この発明をさらに詳細に
説明する。
説明する。
第４図は、この発明の１実施例を示す電源オン
リセツト回路の接続図である。同図において１０
はアンバランスフリツプフロツプであつて、１対
のインバータ１１，１２から構成されている。
リセツト回路の接続図である。同図において１０
はアンバランスフリツプフロツプであつて、１対
のインバータ１１，１２から構成されている。
インバータ１１はＰ形MOSトランジスタ１３
とＮ形MOSトランジスタ１４，１５が＋Ｖ電源
と接地GND間に直列に接続されてなり、各MOS
トランジスタ１３，１４，１５のゲートが共通接
続されている。また、インバータ１２はＰ形
MOSトランジスタ１６，１７とＮ形MOSトラン
ジスタ１８が＋Ｖ電源と接地GND間に直列に接
続されてなり、各MOSトランジスタ１６，１７，
１８のゲートが共通接続されている。両者はいず
れもＣ−MOS構成である。
とＮ形MOSトランジスタ１４，１５が＋Ｖ電源
と接地GND間に直列に接続されてなり、各MOS
トランジスタ１３，１４，１５のゲートが共通接
続されている。また、インバータ１２はＰ形
MOSトランジスタ１６，１７とＮ形MOSトラン
ジスタ１８が＋Ｖ電源と接地GND間に直列に接
続されてなり、各MOSトランジスタ１６，１７，
１８のゲートが共通接続されている。両者はいず
れもＣ−MOS構成である。
ただ、インバータ１１は出力端Ｐ１と接地
GND間にトランジスタ１４，１５の直列回路が、
出力端Ｐ１と＋Ｖ電源間にトランジスタ１３が、
接続されるのに対し、インバータ１２は出力端Ｐ
２と接地GND間にトランシスタ１８が、出力端
Ｐ２と＋Ｖ電源間にトランジスタ１６，１７の直
列回路が接続されており、両インバータ１１，１
２のオン抵抗が相違し、アンバランスに構成され
ている。
GND間にトランジスタ１４，１５の直列回路が、
出力端Ｐ１と＋Ｖ電源間にトランジスタ１３が、
接続されるのに対し、インバータ１２は出力端Ｐ
２と接地GND間にトランシスタ１８が、出力端
Ｐ２と＋Ｖ電源間にトランジスタ１６，１７の直
列回路が接続されており、両インバータ１１，１
２のオン抵抗が相違し、アンバランスに構成され
ている。
インバータ１１の出力端Ｐ１には、インバータ
１９，２０が接続され、インバータ２０の出力端
よりリセツト信号RSを出力するようになつてい
る。
１９，２０が接続され、インバータ２０の出力端
よりリセツト信号RSを出力するようになつてい
る。
また、インバータ１１の出力端Ｐ１とGND間
にはＮ形MOSトランジスタ２１が接続されてお
り、このトランジスタ２１は外部より入力される
クロツク信号CPによつてオンされる。
にはＮ形MOSトランジスタ２１が接続されてお
り、このトランジスタ２１は外部より入力される
クロツク信号CPによつてオンされる。
インバータ１２の出力端Ｐ２には、インバータ
１９と同形のダミーインバータ２２、トランジス
タ２１と同形のダミー用のＮ形MOSトランジス
タ２３が接続され、インバータ１１，１２の出力
側が対称となるように構成されている。
１９と同形のダミーインバータ２２、トランジス
タ２１と同形のダミー用のＮ形MOSトランジス
タ２３が接続され、インバータ１１，１２の出力
側が対称となるように構成されている。
次に、以上のように接続構成される実施例回路
の動作について説明する。
の動作について説明する。
電源がオンされ、第５図ａに示すように電源電
圧が上昇すると、アンバランスフリツプフロツプ
１０は、そのアンバランス性のためオン抵抗の大
きいインバータ１１側の出力端Ｐ１が“Ｈ”とな
り、この“Ｈ”信号がインバータ１９，２０を経
て、リセツト信号RS〔第５図ｂ参照〕が導出さ
れ、図示外の機能回路部をリセツトする。
圧が上昇すると、アンバランスフリツプフロツプ
１０は、そのアンバランス性のためオン抵抗の大
きいインバータ１１側の出力端Ｐ１が“Ｈ”とな
り、この“Ｈ”信号がインバータ１９，２０を経
て、リセツト信号RS〔第５図ｂ参照〕が導出さ
れ、図示外の機能回路部をリセツトする。
クロツク信号CP〔第５図ｃ参照〕が外部より入
力されると、このクロツク信号CPによりトラン
ジスタ２１がオンされ、インバータ１１の出力端
Ｐ１が“Ｌ”に強制され、これによりインバータ
２０の出力端のレベルも“Ｌ”に落ち、リセツト
が解除される。
力されると、このクロツク信号CPによりトラン
ジスタ２１がオンされ、インバータ１１の出力端
Ｐ１が“Ｌ”に強制され、これによりインバータ
２０の出力端のレベルも“Ｌ”に落ち、リセツト
が解除される。
インバータ１１の出力端Ｐ１が“Ｌ”に落ちる
と、これに対応してインバータ１２の出力端Ｐ２
が“Ｈ”となる。そして、この状態はクロツク信
号CPが入力されなくなり、トランジスタ２１が
オフしても保持される。
と、これに対応してインバータ１２の出力端Ｐ２
が“Ｈ”となる。そして、この状態はクロツク信
号CPが入力されなくなり、トランジスタ２１が
オフしても保持される。
なお、この実施例回路では、電源がオンされて
リセツト信号RSが“Ｈ”となつた後、クロツク
信号CPが入力されないと、リセツト信号RSはそ
のまま“Ｈ”で保持される。
リセツト信号RSが“Ｈ”となつた後、クロツク
信号CPが入力されないと、リセツト信号RSはそ
のまま“Ｈ”で保持される。
この発明によれば、１対のＣ−MOSインバー
タを用いて、しかも一方のインバータＰ型の第１
のMOSトランジスタ、Ｎ型の第２、第３のMOS
トランジスタを、他方のインバータはＰ型の第
４、第５のMOSトランジスタ、Ｎ型の第６の
MOSトランジスタで構成し、アンバランスフリ
ツプフロツプを構成するので、立ち上がりの遅い
電源に対しても動作する上、静止時にはほとんど
電流が流れず、消費電力が小さい。したがつて、
この発明の電源オンリセツト回路は、電池動作の
電子機器用のICに適用するのに好適である。
タを用いて、しかも一方のインバータＰ型の第１
のMOSトランジスタ、Ｎ型の第２、第３のMOS
トランジスタを、他方のインバータはＰ型の第
４、第５のMOSトランジスタ、Ｎ型の第６の
MOSトランジスタで構成し、アンバランスフリ
ツプフロツプを構成するので、立ち上がりの遅い
電源に対しても動作する上、静止時にはほとんど
電流が流れず、消費電力が小さい。したがつて、
この発明の電源オンリセツト回路は、電池動作の
電子機器用のICに適用するのに好適である。
第１図、第２図、第３図は従来の電源オンリセ
ツト回路を示す回路図、第４図はこの発明の１実
施例を示す電源オンリセツト回路の接続図、第５
図は同電源オンリセツト回路の動作を説明するた
めの波形図である。 １０：アンバランスフリツプフロツプ、１１，
１２，１９，２０，２２：インバータ、２１，２
３：MOSトランジスタ。
ツト回路を示す回路図、第４図はこの発明の１実
施例を示す電源オンリセツト回路の接続図、第５
図は同電源オンリセツト回路の動作を説明するた
めの波形図である。 １０：アンバランスフリツプフロツプ、１１，
１２，１９，２０，２２：インバータ、２１，２
３：MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ １対のＣ−MOSインバータ１１，１２から
構成され、一方のＣ−MOSインバータ１１が電
源と接地間に直列に接続されるＰ型の第１の
MOSトランジスタ１３、Ｎ型の第２のMOSトラ
ンジスタ１４、Ｎ型の第３のMOSトランジスタ
１５とからなり、第１、第２、第３のMOSトラ
ンジスタ１３，１４，１５のゲートが共通接続さ
れ、第１と第２のMOSトランジスタ１３，１４
の接続点を出力部とするものであり、他方のＣ−
MOSインバータ１２が電源と接地間に直列に接
続されるＰ型の第４のMOSトランジスタ１６、
Ｐ型の第５のMOSトランジスタ１７、Ｎ型の第
６のMOSトランジスタ１８からなり、第４、第
５、第６のMOSトランジスタ１６，１７，１８
のゲートが共通接続され、第５と第６のMOSト
ランジスタ１７，１８の接続点を出力部とするも
のであり、かつ両Ｃ−MOSインバータ１１，１
２のゲート接続部と出力部がクロス接続されてな
るアンバランスフリツプフロツプ１０と、 このアンバランスフリツプフロツプ１０の出力
を受けてリセツト信号を導出するリセツト信号出
力回路１９，２０と、 前記アンバランスフリツプフロツプ１０の出力
部と接地間に接続され、外部信号を受けるとオン
され、前記リセツト信号を解除するMOSトラン
ジスタ２１とからなる電源オンリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045031A JPS60189029A (ja) | 1984-03-08 | 1984-03-08 | 電源オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045031A JPS60189029A (ja) | 1984-03-08 | 1984-03-08 | 電源オンリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189029A JPS60189029A (ja) | 1985-09-26 |
| JPH0316648B2 true JPH0316648B2 (ja) | 1991-03-06 |
Family
ID=12707966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59045031A Granted JPS60189029A (ja) | 1984-03-08 | 1984-03-08 | 電源オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189029A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642187B2 (ja) * | 1988-05-20 | 1994-06-01 | 日本モトローラ株式会社 | パワーオン・プリセット回路 |
| JP3277410B2 (ja) * | 1993-06-25 | 2002-04-22 | ソニー株式会社 | パワーオンリセット回路 |
| JP4345770B2 (ja) | 2006-04-11 | 2009-10-14 | エルピーダメモリ株式会社 | ラッチ回路、及びこれを備えた半導体装置 |
| KR101721850B1 (ko) * | 2009-11-13 | 2017-03-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2023276734A1 (ja) * | 2021-06-28 | 2023-01-05 | ローム株式会社 | パワーオンリセット回路および半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612888A (en) * | 1979-07-13 | 1981-02-07 | Hitachi Ltd | Control device for motor |
-
1984
- 1984-03-08 JP JP59045031A patent/JPS60189029A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60189029A (ja) | 1985-09-26 |
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