JPS63202971A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63202971A JPS63202971A JP62034424A JP3442487A JPS63202971A JP S63202971 A JPS63202971 A JP S63202971A JP 62034424 A JP62034424 A JP 62034424A JP 3442487 A JP3442487 A JP 3442487A JP S63202971 A JPS63202971 A JP S63202971A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、高耐圧で大電力用半導体装置として利用する
Ｄ−ＨｏｓＦＥＴならびに、これをモノリシックに集積
したＩＣの改良に関するものである。
Ｄ−ＨｏｓＦＥＴならびに、これをモノリシックに集積
したＩＣの改良に関するものである。
（従来の技術）
高耐圧ならびに大電力用素子として利用するＤ−Ｍｏｓ
ＦＥＴは個別半導体装置もしくは、単一の半導体ウェー
ハに他の素子と共にモノリシックに形成したＩＣとして
利用されているが、このＤ−ＭｏｓＦＥＴの構造を第５
図イ〜ハにより説明する。このＦＥＴには縦型（第５図
イ）、横型（第５図口）ならびにオープンドレイン横型
（第５図へ）が知られているが、何れもＰ型半導体基板
５０に堆積するＮ−エピタキシャル層５２に形成する。
ＦＥＴは個別半導体装置もしくは、単一の半導体ウェー
ハに他の素子と共にモノリシックに形成したＩＣとして
利用されているが、このＤ−ＭｏｓＦＥＴの構造を第５
図イ〜ハにより説明する。このＦＥＴには縦型（第５図
イ）、横型（第５図口）ならびにオープンドレイン横型
（第５図へ）が知られているが、何れもＰ型半導体基板
５０に堆積するＮ−エピタキシャル層５２に形成する。
縦型及び横型Ｄ−ＨｏｓＦＥＴでは、Ｐ型半導体基板５
０に表面から内部に向けてＮ＋型拡散領ＩＯ，５１を設
【プてからＮ−型のエピタキシャル層５２を堆積するの
で、このＮ＋型拡散領域５１は、結果的には、Ｎ＋型拡
散埋込層として機能することになる。
０に表面から内部に向けてＮ＋型拡散領ＩＯ，５１を設
【プてからＮ−型のエピタキシャル層５２を堆積するの
で、このＮ＋型拡散領域５１は、結果的には、Ｎ＋型拡
散埋込層として機能することになる。
この縦型及び横型Ｄ−ＭｏｓＦＥＴ用のＮ−型エピタキ
シャル層５２の厚さは、１０μＴｒ１．〜２０μｍとす
るのに対して第６図ハに示すオープンドレイン型でのそ
れは、５μＴｒｔ〜１０μｍとしており、この両エピタ
キシアル層５２に形成する素子構造の概略を以下に述べ
る。
シャル層５２の厚さは、１０μＴｒ１．〜２０μｍとす
るのに対して第６図ハに示すオープンドレイン型でのそ
れは、５μＴｒｔ〜１０μｍとしており、この両エピタ
キシアル層５２に形成する素子構造の概略を以下に述べ
る。
この各エピタキシャル層５２表面には絶縁物層５３を被
覆後、通常の写真食剣法を施して選択的に開口を設けて
から、Ｐ導電型不純物を導入して島領域を形成する素子
分離領域５４・・・と、必要に応じて耐圧制御用Ｐ導電
型領域５６を設ける。このＰ導電型領域５６の設置に当
って、第５図へに示す。オープンドレイン型ではエピタ
キシャル層５２を絹通して、Ｐ型半導体基板５０に到達
させ、又、この型の素子では半導体基板５０には拡散埋
込層５１を形成しない。
覆後、通常の写真食剣法を施して選択的に開口を設けて
から、Ｐ導電型不純物を導入して島領域を形成する素子
分離領域５４・・・と、必要に応じて耐圧制御用Ｐ導電
型領域５６を設ける。このＰ導電型領域５６の設置に当
って、第５図へに示す。オープンドレイン型ではエピタ
キシャル層５２を絹通して、Ｐ型半導体基板５０に到達
させ、又、この型の素子では半導体基板５０には拡散埋
込層５１を形成しない。
ところで、この拡散埋込層５１も前述の縦型ならびに横
型Ｄ−ＨＯ３ＦＥＴではその形成に相違がある。と言う
のは縦型素子（第４図イ）では、Ｐ型半導体基板５０に
形成するＮ＋拡散埋込層５１の端部に接触しかつＮ−エ
ビタキャル層５２を貫通するドレイン領域５５・・・を
設置するのに対して、横型素子（第４図口）は、このＮ
＋拡散埋込層５１に対応するＮ−エピタキシャル層５２
にドレイン領域５５等を設Ｃプる。
型Ｄ−ＨＯ３ＦＥＴではその形成に相違がある。と言う
のは縦型素子（第４図イ）では、Ｐ型半導体基板５０に
形成するＮ＋拡散埋込層５１の端部に接触しかつＮ−エ
ビタキャル層５２を貫通するドレイン領域５５・・・を
設置するのに対して、横型素子（第４図口）は、このＮ
＋拡散埋込層５１に対応するＮ−エピタキシャル層５２
にドレイン領域５５等を設Ｃプる。
Ｐ導電型領域５６・・・には、これに連続しかつ拡散深
さが小さいＶｔｈ １ｌＩＩＪ御用の伯のＰ導電型領域
を設【プる場合もあり、第５図イ、口では、この５６な
らびに５７を兼用することが多い。
さが小さいＶｔｈ １ｌＩＩＪ御用の伯のＰ導電型領域
を設【プる場合もあり、第５図イ、口では、この５６な
らびに５７を兼用することが多い。
他のＰ導電型領域５７には、Ｎ千尋電型の不純物を導入
してソース領域５８を形成すると共に、Ｄ−ＨｏｓＦＥ
Ｔのチャンネルを設けるが、この工程時にはドレイン領
域５５（第５図口、ハ）ならびに第６図イに示すドレイ
ン領域５５に施すスランピング処理に伴う表面濃度減小
を補いかつオーミック接触形成に必要な不純物濃度を確
保するために、この各ドレイン領域５５にもＮ千尋電型
の不純物を導入して領域６０を設置する。
してソース領域５８を形成すると共に、Ｄ−ＨｏｓＦＥ
Ｔのチャンネルを設けるが、この工程時にはドレイン領
域５５（第５図口、ハ）ならびに第６図イに示すドレイ
ン領域５５に施すスランピング処理に伴う表面濃度減小
を補いかつオーミック接触形成に必要な不純物濃度を確
保するために、この各ドレイン領域５５にもＮ千尋電型
の不純物を導入して領域６０を設置する。
更に、このＮ＋導電型領域６０、ドレイン領域５５、ソ
ース領域５８ならびにＰ導電型領域５６．５７に隣接す
る絶縁物層５３を通常の写真食剣法によって開口し、こ
こに導電性金属を被着してトレイン電極６１及びソース
電極６２を形成する。説明が前後するが、ソース領域５
８及び他のＰ導電型領域５７の両端に対応する絶縁物層
５３にはゲート電極を埋設してＤ−ＨｏｓＦＥＴを完成
する。
ース領域５８ならびにＰ導電型領域５６．５７に隣接す
る絶縁物層５３を通常の写真食剣法によって開口し、こ
こに導電性金属を被着してトレイン電極６１及びソース
電極６２を形成する。説明が前後するが、ソース領域５
８及び他のＰ導電型領域５７の両端に対応する絶縁物層
５３にはゲート電極を埋設してＤ−ＨｏｓＦＥＴを完成
する。
（発明が解決しようとする問題点〕
このようなり−ＨｏｓＦＥＴは、単一の半導体ウェー八
に、伯の素子と一緒にモノリシックに設置して集積回路
として利用されているが、第４図イに示す素子ではソー
スからトレインまでの電流通路が長いので、オン抵抗が
大きくなる難点があり、第４図口、ハの素子は電流通路
が、半導体基板の長手方向に沿う横方向に限られるので
オン抵抗地番こなり勝ちである。
に、伯の素子と一緒にモノリシックに設置して集積回路
として利用されているが、第４図イに示す素子ではソー
スからトレインまでの電流通路が長いので、オン抵抗が
大きくなる難点があり、第４図口、ハの素子は電流通路
が、半導体基板の長手方向に沿う横方向に限られるので
オン抵抗地番こなり勝ちである。
このオン抵抗対策としては、チャンネル幅を大きくする
即ち素子の面積を増さざるを得ず、更に第４図ハに示す
素子では、半導体基板がソース領域と同電位になるので
、高耐圧特性が良好な反面駆動回路をモノリシックに形
成するのに障害となる。
即ち素子の面積を増さざるを得ず、更に第４図ハに示す
素子では、半導体基板がソース領域と同電位になるので
、高耐圧特性が良好な反面駆動回路をモノリシックに形
成するのに障害となる。
本発明は、上記難点を除去する新規な半導体装置を提供
し、特に、素子としての面積を増さずにオン抵抗を下げ
ることを目的とする。
し、特に、素子としての面積を増さずにオン抵抗を下げ
ることを目的とする。
（発明の構造〕
（問題点を解決するための手段）
Ｄ−ＨｏｓＦＥＴとしての機械的強度を維持する役割り
を果すある導電型の半導体基板には反対導電型の高濃度
埋込層を形成し、この半導体基板に積層する反対導電型
の成長層表面からこの高濃度埋込層に達する高濃度の反
対導電型領域をドレイン領域とし、この高濃度埋込層に
対応する成長半導体層に導電型の異なる二車領域を形成
しとてソース領域としている。更に、この二重領域によ
って得られるＰＮ接合端を被覆する絶縁物層に多結晶珪
素層を埋設してゲート電極とする手法を採用する。
を果すある導電型の半導体基板には反対導電型の高濃度
埋込層を形成し、この半導体基板に積層する反対導電型
の成長層表面からこの高濃度埋込層に達する高濃度の反
対導電型領域をドレイン領域とし、この高濃度埋込層に
対応する成長半導体層に導電型の異なる二車領域を形成
しとてソース領域としている。更に、この二重領域によ
って得られるＰＮ接合端を被覆する絶縁物層に多結晶珪
素層を埋設してゲート電極とする手法を採用する。
（作用）
このような構造をもつＤ−ＭｏｓＦＥＴは半導体基板の
厚さならびに主面に沿う方向に流れる電流通路が得られ
るので、電流通路の断面積が増えて抵抗値が下り、Ｄ−
ＨｏｓＦＥＴ索子のオン抵抗低下をもたらし、ひいては
素子の単位面積当り電流駆動能力が向上する。
厚さならびに主面に沿う方向に流れる電流通路が得られ
るので、電流通路の断面積が増えて抵抗値が下り、Ｄ−
ＨｏｓＦＥＴ索子のオン抵抗低下をもたらし、ひいては
素子の単位面積当り電流駆動能力が向上する。
（実施例）
第１図及至第４図により本発明に係る実施例を詳述する
が、従来の技術間と重複する記載にも新番号を付して説
明する。
が、従来の技術間と重複する記載にも新番号を付して説
明する。
実施例としては、Ｄ−ＭｏｓＦＥＴ ２個、ＮＰＮ Ｔ
ｒ及び相補型Ｍｏ５ＦＥＴを半導体基板に、モノリシッ
クに集積したＩＣ素子を採りあげる。
ｒ及び相補型Ｍｏ５ＦＥＴを半導体基板に、モノリシッ
クに集積したＩＣ素子を採りあげる。
第１図に示すＩＣ素子を製造するプロセスを大別すると
、イ、埋込層、口、Ｃ／Ｈ０３用ｋｅｌ１層及びトレイ
ン、ハ、フィールドならびにゲート酸化、二、ゲート用
多結晶珪素、ホ、Ｄ−）１ｏｓソース、へ・Ｎならびに
Ｐ−８０３、ト表面保護、及び、チ。
、イ、埋込層、口、Ｃ／Ｈ０３用ｋｅｌ１層及びトレイ
ン、ハ、フィールドならびにゲート酸化、二、ゲート用
多結晶珪素、ホ、Ｄ−）１ｏｓソース、へ・Ｎならびに
Ｐ−８０３、ト表面保護、及び、チ。
配線の各工程に分けられる。
このＩＣ素子の機械的強度を維持する機能を果す半導体
基板１を準備するが、ここには不純物としてＢを含有し
て比抵抗５〜３００ｃｍを持つＰ−導電型を示し、これ
を今後ある導電型と記載する。
基板１を準備するが、ここには不純物としてＢを含有し
て比抵抗５〜３００ｃｍを持つＰ−導電型を示し、これ
を今後ある導電型と記載する。
第１図に示すように、このＩＣにはＤ−ＭｏｓＦＥＴの
外に、相補型Ｈｏ５ＦＥＴ （今後Ｃ−Ｈｏ５ＦＥＴと
記載する）をモノリシックに形成するが、この素子では
、Ｎ導電型の半導体層が存在するといわゆるラッチアッ
プ現象が発生し易くなる難点を防ぐ観点からｐ＋層の埋
込層を形成し、従って他の素子にもこの埋込層が形成さ
れる。
外に、相補型Ｈｏ５ＦＥＴ （今後Ｃ−Ｈｏ５ＦＥＴと
記載する）をモノリシックに形成するが、この素子では
、Ｎ導電型の半導体層が存在するといわゆるラッチアッ
プ現象が発生し易くなる難点を防ぐ観点からｐ＋層の埋
込層を形成し、従って他の素子にもこの埋込層が形成さ
れる。
このためにＰ−半導体基板１の表面には熱酸化膜を被覆
後Ｎ＋即ち反対導電型の高濃度埋込層２・・・の形成予
定位置に対応する位置のこの熱酸化膜を通常の写真食剣
法で開口してからｓｂをイオン注入法によって導入して
表面濃度１０２０ａｔ０１１１３／ＣＣ程度とする。勿
論イオン注入法に代えて通常の拡散法をも適用可能であ
る。このイオン注入後Ｐ＋埋込層３に対応する前記熱酸
化膜を写真食剣法で開口後ＢＳＧ被膜を被着し、この含
有ＢをＰ−半導体基板内に同相拡散してＰ十埋込層３を
設ける。この拡散の外に、イオン注入法も勿論適用可能
であり、その表面濃度は、１ ｘ １０１０１９ａｔｏ
／ｃｃ程度であり、このＰ＋の設置は横方向寸法の縮小
にとっても有効である。
後Ｎ＋即ち反対導電型の高濃度埋込層２・・・の形成予
定位置に対応する位置のこの熱酸化膜を通常の写真食剣
法で開口してからｓｂをイオン注入法によって導入して
表面濃度１０２０ａｔ０１１１３／ＣＣ程度とする。勿
論イオン注入法に代えて通常の拡散法をも適用可能であ
る。このイオン注入後Ｐ＋埋込層３に対応する前記熱酸
化膜を写真食剣法で開口後ＢＳＧ被膜を被着し、この含
有ＢをＰ−半導体基板内に同相拡散してＰ十埋込層３を
設ける。この拡散の外に、イオン注入法も勿論適用可能
であり、その表面濃度は、１ ｘ １０１０１９ａｔｏ
／ｃｃ程度であり、このＰ＋の設置は横方向寸法の縮小
にとっても有効である。
この埋込層２．３を設けたＰ−半導体基板１には含有不
純物としてＰを含み２〜１０Ωｃｍの比抵抗を示すＮ−
半導体層４を形成する。これは、公知のエピタキシャル
（気相）法の外に液相ならびに固相成長法が適用可能で
あるので、今後これを低濃度の反対導電型接置半導体層
４とし、後述するＮ伝導型領域を反対導電型Ｐ伝導型領
域をある導電型と記載する。
純物としてＰを含み２〜１０Ωｃｍの比抵抗を示すＮ−
半導体層４を形成する。これは、公知のエピタキシャル
（気相）法の外に液相ならびに固相成長法が適用可能で
あるので、今後これを低濃度の反対導電型接置半導体層
４とし、後述するＮ伝導型領域を反対導電型Ｐ伝導型領
域をある導電型と記載する。
次に、この成長半導体層４の表面には通常の熱酸化法に
より熱酸化膜を被覆後、Ｃ／Ｈ０３用Ｎ／Ｗｅｌ１層５
ならびにＰ−Ｗｅｌ１層６の形成に移行する。即ち、Ｎ
−Ｗｅｌ＋としてＰ、Ｐ−Ｗｅｌｌ用にＢをこの熱酸化
膜に設ける開口に露出する成長半導体層４内ヘドース量
１０１２〜１３／Ｃ／ｉで導入して表面温度約１０１０
１６ａｔＯ／ＣＣのＮならびにＰ−Ｗｅｌ１層５．６を
設ける。
より熱酸化膜を被覆後、Ｃ／Ｈ０３用Ｎ／Ｗｅｌ１層５
ならびにＰ−Ｗｅｌ１層６の形成に移行する。即ち、Ｎ
−Ｗｅｌ＋としてＰ、Ｐ−Ｗｅｌｌ用にＢをこの熱酸化
膜に設ける開口に露出する成長半導体層４内ヘドース量
１０１２〜１３／Ｃ／ｉで導入して表面温度約１０１０
１６ａｔＯ／ＣＣのＮならびにＰ−Ｗｅｌ１層５．６を
設ける。
このＰ−Ｗｅｌ１層６の形成に当っては、この熱酸化膜
に施す写真食刻工程によって設ける開口工程では、この
Ｐ及びＮ−Ｗｅｌ１層に対応する位置の外に、各素子間
を電気的に分離して島領域を形成する素子分離領域７・
・・用の開口と、Ｄ−ＭＯＳＦＥＴ（１）、■のドレイ
ン領域１３・・・ならびに、小信号ＮＰＮ Ｔｒの］レ
クタ１４用開口を設けてイオン注入ならびにスランピン
グ工程を実施する。
に施す写真食刻工程によって設ける開口工程では、この
Ｐ及びＮ−Ｗｅｌ１層に対応する位置の外に、各素子間
を電気的に分離して島領域を形成する素子分離領域７・
・・用の開口と、Ｄ−ＭＯＳＦＥＴ（１）、■のドレイ
ン領域１３・・・ならびに、小信号ＮＰＮ Ｔｒの］レ
クタ１４用開口を設けてイオン注入ならびにスランピン
グ工程を実施する。
このドレインＢ・・・及び］レクタ１４にはＰを加速電
圧５０Ｋｅｖドーズ量約’ｌ ｘ １０１５／ ｃｉで
、又素子分離領域７・・・にはＢを加速電圧５０Ｋｅｖ
ド一ズ量１×１０１５／ｃｄ位で、イオン注入して形成
し、これはＰ−Ｗｅｌ１層と兼用することも可能である
。これらのイオン注入工程ではレジストブロック法を適
用する。
圧５０Ｋｅｖドーズ量約’ｌ ｘ １０１５／ ｃｉで
、又素子分離領域７・・・にはＢを加速電圧５０Ｋｅｖ
ド一ズ量１×１０１５／ｃｄ位で、イオン注入して形成
し、これはＰ−Ｗｅｌ１層と兼用することも可能である
。これらのイオン注入工程ではレジストブロック法を適
用する。
次にＣ／８０３索子のＰ−Ｗｅｌ１層における奇生容量
防止のためにチャンネルカット層８としてＢをドーズ量
的１×１０１４／ｄで注入して設けてから、前記熱酸化
膜を溶除して露出した成長半導体層４表面に、フィール
ド層としての選択酸化層（ｔｏｃｏｓ層）９ならびにゲ
ート酸化膜１０．１０−を厚さ約１μｍ及び７００Ａ°
位設けてから、このゲート酸化膜１０をもつＰチャンネ
ル）ＩＯ３ＦＥＴにチャンネルインプラを行なう。これ
は、ｖｔｈ制御するために、先に被着したゲート酸化膜
１０前面にＢを約１０１２／ｃｄのドース量でイオン注
入して完成する。引続いてＤ−）１ｏｓＦＥＴとＣ／）
ｌｏｓＦＥＴに必要なゲート電極用多結晶珪素層１２を
形成する。
防止のためにチャンネルカット層８としてＢをドーズ量
的１×１０１４／ｄで注入して設けてから、前記熱酸化
膜を溶除して露出した成長半導体層４表面に、フィール
ド層としての選択酸化層（ｔｏｃｏｓ層）９ならびにゲ
ート酸化膜１０．１０−を厚さ約１μｍ及び７００Ａ°
位設けてから、このゲート酸化膜１０をもつＰチャンネ
ル）ＩＯ３ＦＥＴにチャンネルインプラを行なう。これ
は、ｖｔｈ制御するために、先に被着したゲート酸化膜
１０前面にＢを約１０１２／ｃｄのドース量でイオン注
入して完成する。引続いてＤ−）１ｏｓＦＥＴとＣ／）
ｌｏｓＦＥＴに必要なゲート電極用多結晶珪素層１２を
形成する。
この工程では、先ず、Ｄ−Ｍｏｓ （１）、■のソース
、ドレイン１３．１３、ＮＰＮ Ｔｒの］レフ１４、ベ
ース、エミッタ、ＰＣｈ （チャンネル）及びＮｃｈ
Ｈｏ５ＦＥＴのＶＤＤ 、ソース、ドレイン及びＶｓ
ｓの形成予定位置に対応する選択酸化層９を通常のドラ
イエツチング法によって除去してから多結晶珪素層を被
着しパターニングを行って所定の位置即ち、Ｄ−Ｈｏｓ
（１）、■のゲート予定位置ならびにＰｃｈ、 Ｎｃ
ｈ、 Ｈｏ５ＦＥＴのゲート予定位置に、多結晶珪素層
１２を被着する。
、ドレイン１３．１３、ＮＰＮ Ｔｒの］レフ１４、ベ
ース、エミッタ、ＰＣｈ （チャンネル）及びＮｃｈ
Ｈｏ５ＦＥＴのＶＤＤ 、ソース、ドレイン及びＶｓ
ｓの形成予定位置に対応する選択酸化層９を通常のドラ
イエツチング法によって除去してから多結晶珪素層を被
着しパターニングを行って所定の位置即ち、Ｄ−Ｈｏｓ
（１）、■のゲート予定位置ならびにＰｃｈ、 Ｎｃ
ｈ、 Ｈｏ５ＦＥＴのゲート予定位置に、多結晶珪素層
１２を被着する。
次に各素子に必要なある導電型領域Ｐ十と反対導電型領
域Ｎ＋の形成工程に移る。
域Ｎ＋の形成工程に移る。
先ず最初に最も拡散深さの大きいＤ−ｆ（ｏｓＦＥＴの
ベース領域１５．１５．１５をこの多結晶珪素層１２を
マスクとし、更に必要な部分にはレジストを被着してイ
ンプラマスクを設けてＢをドーズ量約１×１０１３／ｃ
ｍ導入して深さ３μｍ程度に形成する。次にＮＰＮ小信
小信号ｌへ−ス領域１６をレジストをマスクとしてＢを
ドーズ量１Ｘ１０１４／ｃ１７ｉ位導入して深さ約１μ
ｍに形成するが、このインプラ工程ならびに前述のイン
プラ工程更に後述するインプラ工程修了後通常のスラン
ピング工程を施することは勿論である。
ベース領域１５．１５．１５をこの多結晶珪素層１２を
マスクとし、更に必要な部分にはレジストを被着してイ
ンプラマスクを設けてＢをドーズ量約１×１０１３／ｃ
ｍ導入して深さ３μｍ程度に形成する。次にＮＰＮ小信
小信号ｌへ−ス領域１６をレジストをマスクとしてＢを
ドーズ量１Ｘ１０１４／ｃ１７ｉ位導入して深さ約１μ
ｍに形成するが、このインプラ工程ならびに前述のイン
プラ工程更に後述するインプラ工程修了後通常のスラン
ピング工程を施することは勿論である。
引続イＴ Ｄ−ＭＯ３ＦＥ丁ω、■のソース１Ｂ・・・
、ＮＰＮ Ｔｒのエミッタ１９及びＮｃｈ、 ）Ｉｏｓ
ＦＥＴのソースドレイン２０゜２０更に：Ｐｃｈ、 Ｈ
ｏ５ＦＥＴ（７）ＶＤＤ２１ 用トＬ テレシストライ
ンプラマスクとしてＡｓをドーズ量５ Ｘ １０１５／
ｃｔｊ。
、ＮＰＮ Ｔｒのエミッタ１９及びＮｃｈ、 ）Ｉｏｓ
ＦＥＴのソースドレイン２０゜２０更に：Ｐｃｈ、 Ｈ
ｏ５ＦＥＴ（７）ＶＤＤ２１ 用トＬ テレシストライ
ンプラマスクとしてＡｓをドーズ量５ Ｘ １０１５／
ｃｔｊ。
程度導入して形成する。又、Ｄ−ＨｏｓＦＥＴ（ト）、
■のバックゲート２２．２２．２２、Ｐｃｈ、 Ｈｏ５
ＦＥＴのソースドレイン１１．１７．Ｊｃｈ、 ）ｆｏ
ｓＦＥＴ６’）Ｖｓｓ １７ヲＩ、ｉシスト７” ０ツ
クによりドース間約２Ｘ１０１５／ｃｉのＢをイオンン
注入して形成する。
■のバックゲート２２．２２．２２、Ｐｃｈ、 Ｈｏ５
ＦＥＴのソースドレイン１１．１７．Ｊｃｈ、 ）ｆｏ
ｓＦＥＴ６’）Ｖｓｓ １７ヲＩ、ｉシスト７” ０ツ
クによりドース間約２Ｘ１０１５／ｃｉのＢをイオンン
注入して形成する。
前述のＡｓイオン注入工程では先に形成したＤ−Ｈｏ５
ＦＥＴω、■ならびにＮＰＮ ＴｒのＮ十領域即ちドレ
イン１３．１３とコレクタ１４の表面濃度を補償するた
めに再びイオン注入を同時に実施する。
ＦＥＴω、■ならびにＮＰＮ ＴｒのＮ十領域即ちドレ
イン１３．１３とコレクタ１４の表面濃度を補償するた
めに再びイオン注入を同時に実施する。
これらのイオン注入を終えてからＣＶＤ法などにより表
面保護層２３を設Ｃプ、この結果多結晶珪素層はこれら
の絶縁物層に埋設される。
面保護層２３を設Ｃプ、この結果多結晶珪素層はこれら
の絶縁物層に埋設される。
更に、Ｄ−ＭＯ３ＦＥＴω、■のソース１８、ドレイン
１３、ＮＰＮ Ｔｒのエミッタ１６、ベース１６、］レ
クタ１４、Ｐｃｈ、Ｈｏ５ＦＥＴ（７）ＶＤＤ ２１、
’／−ス１７、Ｎｃｈ、 ）ｌｏｓＦＥＴ（７）’）−
ト、ドレイン２０．２０ＳＶｓｓ１７に対応する絶縁物
層を開口して導電性金属であるＡＩもしくはＡ１合金を
堆積して電極を設け、必要な配線をこのＡ１もしくはＡ
１合金によって形成して集積回路素子を完成する。
１３、ＮＰＮ Ｔｒのエミッタ１６、ベース１６、］レ
クタ１４、Ｐｃｈ、Ｈｏ５ＦＥＴ（７）ＶＤＤ ２１、
’／−ス１７、Ｎｃｈ、 ）ｌｏｓＦＥＴ（７）’）−
ト、ドレイン２０．２０ＳＶｓｓ１７に対応する絶縁物
層を開口して導電性金属であるＡＩもしくはＡ１合金を
堆積して電極を設け、必要な配線をこのＡ１もしくはＡ
１合金によって形成して集積回路素子を完成する。
第３図にはＤ−ＨｏｓＦＥＴの他の例を示した。この例
ではＰ−半導電型基板１に同様に反対導電型の高濃度埋
込層２を設け、更にＮ−半導体層をエビタキャル成長法
によって形成する。一方Ｄｅｅｐ Ｎ十層をこのＮ−半
導体層を貴通し、前記Ｎ＋埋込層２に接触して設け、こ
れを囲んだＰベース層１５をＰ−半導体基板１に接しか
つ成長半導体層４を貫通して形成し、ここにＮ十領域１
８を設置して二重領域を設置する。
ではＰ−半導電型基板１に同様に反対導電型の高濃度埋
込層２を設け、更にＮ−半導体層をエビタキャル成長法
によって形成する。一方Ｄｅｅｐ Ｎ十層をこのＮ−半
導体層を貴通し、前記Ｎ＋埋込層２に接触して設け、こ
れを囲んだＰベース層１５をＰ−半導体基板１に接しか
つ成長半導体層４を貫通して形成し、ここにＮ十領域１
８を設置して二重領域を設置する。
一方、このＮ−領域１８の底部におけるＰベース層１５
は、その深さを他のベース層より極めて浅くしてバック
ゲートとして機能すると共にｖｔｈコントロールを司さ
どるものである。
は、その深さを他のベース層より極めて浅くしてバック
ゲートとして機能すると共にｖｔｈコントロールを司さ
どるものである。
第１図に示したＮＰＮ ＴｒとＰ及びＮｃｈ、 Ｈｏ５
ＦＥＴとＤ−）１ｏｓＦＥＴω、■の回路接続を第２図
に示すが、このＰ及びＮｃｈ、 Ｈｏ５ＦＥＴはインバ
ータとして稼動してＤ−ＭＯＳＦＥＴのケートへ入力と
する。
ＦＥＴとＤ−）１ｏｓＦＥＴω、■の回路接続を第２図
に示すが、このＰ及びＮｃｈ、 Ｈｏ５ＦＥＴはインバ
ータとして稼動してＤ−ＭＯＳＦＥＴのケートへ入力と
する。
（発明の効果）
本発明に係る集積回路素子とりわけＤ−ＨｏｓＦＥＴは
、第２図にその要部を示したように、埋込層２からＤ−
ＨｏｓＦＥＴのチャンネル方向に流れるパス（横方向）
とドレインから埋込層へ流れる縦方向のパスが得られる
結果、電流経路の断面積が増えて抵抗値が下がり、Ｄ−
ＨｏｓＦＥＴのイオン抵抗を下げることになる。従って
トランジスタの単位面積当りの駆動能力が向上して、表
面での電流集中が発生し難くなって、素子の信頼性が向
上する。
、第２図にその要部を示したように、埋込層２からＤ−
ＨｏｓＦＥＴのチャンネル方向に流れるパス（横方向）
とドレインから埋込層へ流れる縦方向のパスが得られる
結果、電流経路の断面積が増えて抵抗値が下がり、Ｄ−
ＨｏｓＦＥＴのイオン抵抗を下げることになる。従って
トランジスタの単位面積当りの駆動能力が向上して、表
面での電流集中が発生し難くなって、素子の信頼性が向
上する。
第１図は本発明の実施例を示す断面図第２図はその要部
を拡大して示した断面図第３図は、他の実施例を示した
図画４図は第１図りの回路接続を示す図、第５図イ、口
、ハは従来の素子＠造を示す断面図である。 （３２５７） 代理人 弁理士 井 上 −男第
４ 図 第 ５ 図
を拡大して示した断面図第３図は、他の実施例を示した
図画４図は第１図りの回路接続を示す図、第５図イ、口
、ハは従来の素子＠造を示す断面図である。 （３２５７） 代理人 弁理士 井 上 −男第
４ 図 第 ５ 図
Claims (1)
- ある導電型を示す半導体基板と、この表面から内部に
向けて形成する反対導電型の高濃度埋込層と、この埋込
層より低濃度に前記半導体基板表面に設ける反対導電型
の成長半導体層と、この成長半導体層表面から前記半導
体基板表面に達し、前記高濃度埋込層を囲む島飲域を形
成する素子分離領域と、前記成長半導体層表面に設ける
絶縁物層と、前記島領域を構成する前記成長半導体層を
貫通しかつ前記反対導電型の高濃度埋込層に接触して形
成する高濃度反対導電型領域と、前記成長半導体層表面
から内部にかけて形成するある導電型領域と、このある
導電型領域表面から内部に向けて設ける反対導電型領域
と、前記成長半導体層と前記ある導電型領域間前記反対
導電型領域ならびに前記成長半導体層間に形成するＰＮ
接合と、前記成長半導体層表面に露出するこららＰＮ接
合端部と、これらのＰＮ接合端部を被覆する前記絶縁物
層に埋設する多結晶珪素層と、前記反対導電型領域なら
びに前記高濃度反対導電型領域に導電的に接続して設け
る電極とを具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034424A JP2721155B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034424A JP2721155B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63202971A true JPS63202971A (ja) | 1988-08-22 |
| JP2721155B2 JP2721155B2 (ja) | 1998-03-04 |
Family
ID=12413827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034424A Expired - Lifetime JP2721155B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2721155B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191477A (ja) * | 1988-01-27 | 1989-08-01 | Fuji Electric Co Ltd | 電界効果トランジスタ |
| JPH03133171A (ja) * | 1989-10-19 | 1991-06-06 | Toshiba Corp | Ｍｏｓ型集積回路 |
| EP0789401A3 (en) * | 1995-08-25 | 1998-09-16 | Matsushita Electric Industrial Co., Ltd. | LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
| JPS62104068A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS62247558A (ja) * | 1986-01-30 | 1987-10-28 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | バイポ−ラ−接合トランジスタ−、ｃｍｏｓ及びｄｍｏｓトランジスタ−及び漏れの小さいダイオ−ドを含有するモノリチツクに集積された半導体デバイス、及びその製造方法 |
-
1987
- 1987-02-19 JP JP62034424A patent/JP2721155B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
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| JPS62247558A (ja) * | 1986-01-30 | 1987-10-28 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | バイポ−ラ−接合トランジスタ−、ｃｍｏｓ及びｄｍｏｓトランジスタ−及び漏れの小さいダイオ−ドを含有するモノリチツクに集積された半導体デバイス、及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191477A (ja) * | 1988-01-27 | 1989-08-01 | Fuji Electric Co Ltd | 電界効果トランジスタ |
| JPH03133171A (ja) * | 1989-10-19 | 1991-06-06 | Toshiba Corp | Ｍｏｓ型集積回路 |
| EP0789401A3 (en) * | 1995-08-25 | 1998-09-16 | Matsushita Electric Industrial Co., Ltd. | LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method |
| US5905284A (en) * | 1995-08-25 | 1999-05-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a particular DMISFET structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2721155B2 (ja) | 1998-03-04 |
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Legal Events
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|---|---|---|---|
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