JPH02268467A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH02268467A
JPH02268467A JP1087995A JP8799589A JPH02268467A JP H02268467 A JPH02268467 A JP H02268467A JP 1087995 A JP1087995 A JP 1087995A JP 8799589 A JP8799589 A JP 8799589A JP H02268467 A JPH02268467 A JP H02268467A
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JP
Japan
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layer
layers
semiconductor integrated
integrated circuit
area
Prior art date
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Pending
Application number
JP1087995A
Other languages
English (en)
Inventor
Satomi Tsuchida
土田　里美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
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Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
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Publication of JPH02268467A publication Critical patent/JPH02268467A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯＳ　）ランソスタのソース・　ドレイン
の電極配線がＡｌの２層構造の半導体集積回路に関する
。
〔従来の技術〕
例えば、　ＬＤ　（Ｌａｔｅｒａｌ　Ｄｏｕｂｌｅ　Ｄ
ｉｆｆｕｓｅｄ　）　ＭＯＳトランジスタ全講成素子と
する半導体集積回路において、該トランジスタのソース
・ドレインの電極配線は、大きな電流を流すためにＡｌ
層面積を大さくしなければならない。
そして、このような集積回路では、集積産金上げ、チ、
７″サイズ全縮小し、かつ、配線の自由度を高めるため
に、ソース・ドレインの電極配ａｋｋｔの２層構造にす
ることが多い。
第２図は従来のこの種半導体集積回路のソース・ドレイ
ンの電極配線の２層構造の一例金示すバタン図である〇 図においてｌはゲート電極を構成するポリンリコン漸、
２は第１層のＡｌ層、３は第２層のＡｌ層。
４は第１層と第２層のＡｌ層２，３をコンタクトするス
ルーホール（以下ＶＩＡという〕コンタクト、５にアク
ティブ領域を示す。
第２層のＡｌ層３はアクティブ領域５外に配設され、し
たがって、第１層のＡｌ層２とコンタクトするＶＩＡコ
ンタクト４もフィールド上に設けられている。
〔発明が解決しようとする課題〕
半導体集積回路では、集積度を上げ、チップサイズ全縮
小することが強く望まれる。
従来の上記のような第２層のＡｌ層３をアクティブ領域
５外に配設した電極配線の２層構造は、第２層のＡｌ層
３のアクティブ領域５外で占める面積が大きく、集積度
全土げる妨げになってきた。
本発明は上記の事情に鑑みてなされたもので、第２層の
Ａｌ層３のアクティブ領域５外で占める面積を小さくし
、かつ、ＤＭＯ８）ランジスタのオン抵抗を低減するこ
と全目的とする。
〔課題全解決するための手段〕
本発明の半導体集積回路は、ＭＯＳ　ｌ−ランノスタの
ソース・ドレインの電極配線の２層構造の第２層のｋｔ
Ｊｍｋそれぞれアクティブ領域上の対応する第１層のＡ
ｌ層のデート電極に平行な部分の一部に重なる構造に設
け、第２層の１１層が第１層の１１着の配設領域範囲か
ら余りはみ出さない構造とし。
第１層と第２層のＡｌ層のコンタクト全第２層のＡｌ層
と第１層のＡｌ層のケ゛〜ト電極に平行な部分が重なる
領域でＶＩＡコンタクトによって行ない、第２層のＡｌ
層の厚さをシート抵抗を下げるために第１層のＡｌ層よ
り厚く２〜６　ｔｔｍにしたものである。
〔実施例〕
第１図は本発明の一実施例？示すパターン図である。
図において１．２．５は第２図の同一符号と同一またけ
相当する部分全示し、３ａは第２層のＡｌ層、４ａはＶ
ＩＡコンタクトを示す。
第２層のＡｌ層３ａは、それぞれアクティブ領域５上の
対応する第１層のＡｌ層２のゲート電イセＩＫ平行な部
分の一部に重なり、はぼ、第１層のＡ／。
層２の配設領域範囲内に収まる。したがって、従来の構
造のものに比べ、アクティブ領域５外の第２層のＡｌ層
３の配設領域が不必要となり、チップサイズを縮小でき
る。
第１層と第２層のＡｌ層２，３ａのコンタクトを、第１
層のＡｌ層２のゲート電極ｌに平行な部分が第２層のＡ
ｌ層３ａと重なる領域のＶＩＡコンタクト４ａによって
行ない、第２層のＡｌ層３ａを厚くし一’ｌ／−ト抵抗
ｉ、［らしたので、トランゾスタのオン抵抗が下がると
いう利点が生ずる。
〔発明の効果〕
以上説明したように、本発明によれば、アクティブ領域
外に第２層の１１層全配設する領域が殆んど不必要にな
り、チップサイズを縮小することができるとともに、ト
ランゾスタのオン抵抗が下がるという利点が生ずる。
【図面の簡単な説明】
第１図は本発明の一実施例金示す・ｅターン図、第２図
は従来のこの種半導体集積回路のソース・ドレインの電
極配線の２層構造の一例全示す・ぐターン図である。 １・・・ポリンリコン層、２・・・第１層のＡ／＝層、
３ａ・・・第２層のＡ／−層、４ａ・・・ｖ■Ａコンタ
クト、５・・・アクティブ領域。 なお図中同一符号は同一または相当する部分金示す。 第 図

Claims (1)

    【特許請求の範囲】
  1. ＭＯＳトランジスタのソース・ドレインの電極配線がＡ
    ｌの２層構造の半導体集積回路において、上記電極配線
    の第２層のＡｌ層がそれぞれアクティブ領域上の対応す
    る第１層のＡｌ層のゲート電極に平行な部分の一部に重
    なり、上記第１層と第２層のＡｌ層が上記第２層のＡｌ
    層と上記第１層のＡｌ層のゲート電極に平行な部分が重
    なる領域でスルーホールコンタクトによってコンタクト
    され、上記第２層のＡｌ層の厚さが上記第１層のＡｌ層
    より厚く、２〜６μｍであることを特徴とする半導体集
    積回路。
JP1087995A 1989-04-10 1989-04-10 半導体集積回路 Pending JPH02268467A (ja)

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