JPH0364931A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH0364931A JPH0364931A JP20180989A JP20180989A JPH0364931A JP H0364931 A JPH0364931 A JP H0364931A JP 20180989 A JP20180989 A JP 20180989A JP 20180989 A JP20180989 A JP 20180989A JP H0364931 A JPH0364931 A JP H0364931A
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- JP
- Japan
- Prior art keywords
- gate
- whole surface
- region
- conductivity type
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の両面にそれぞれ設けられた主電
極間に流れる主電流を制御するためのＭＯ８構造を一面
上に備え、スイッチング電源として使用されるＭＯＳ型
半導体装置に関する。
極間に流れる主電流を制御するためのＭＯ８構造を一面
上に備え、スイッチング電源として使用されるＭＯＳ型
半導体装置に関する。
限られた面積の半導体基板の表面上に備えたＭＯ８構造
によりできるだけ大きな主電流を制御するために、半導
体装置を複数の並列セルに分割する。第２図（ａｌ、（
ｂ）は、その−例としてのたて型ＭＯＳＦＥＴを示し、
（ａｌは平面透視図、（ｂ）は（ａｌのＢ−Ｂ線に沿っ
ての断面図である。各セルにおいてはｎ形シリコン基板
１の表面部にｐチャネル拡散層としての９層２が形成さ
れ、その表面層にソース拡散層としてのｎ″″″層３成
されている。９層２の中央部には深いｐ＋ウェル拡散層
４が形成されている。基板の表面には、一つのｎ°層３
と基板本来の領域でドレイン領域となるｎ層１の露出部
との間にはさまれたチャネル拡散層２の上から隣接セル
の同様なチャネル拡散層２の上までゲート酸化膜５を介
して多結晶シリコンゲート６が設けられている。ｎ°層
３およびｐ゛層４接触する、例えばＵ−Ｓｔ金合金らな
る金属電８ｉＩＭ７は、第２図ｔａ＋に斜線を引いて示
したように、並列接続のために各セルに対して共通に一
体に形成され、ゲート６との絶縁のため両者の間にＰＳ
Ｇなどの絶縁膜８が介在している。第２図伽）に図式的
に示したように、金属電極膜７と多結晶Ｓｔゲート６の
間の絶縁膜８に容量成分１１が存在する。金属電極膜７
はソース層３に接触しているので、この容量成分１１は
ゲート・ソース間容量となる。
によりできるだけ大きな主電流を制御するために、半導
体装置を複数の並列セルに分割する。第２図（ａｌ、（
ｂ）は、その−例としてのたて型ＭＯＳＦＥＴを示し、
（ａｌは平面透視図、（ｂ）は（ａｌのＢ−Ｂ線に沿っ
ての断面図である。各セルにおいてはｎ形シリコン基板
１の表面部にｐチャネル拡散層としての９層２が形成さ
れ、その表面層にソース拡散層としてのｎ″″″層３成
されている。９層２の中央部には深いｐ＋ウェル拡散層
４が形成されている。基板の表面には、一つのｎ°層３
と基板本来の領域でドレイン領域となるｎ層１の露出部
との間にはさまれたチャネル拡散層２の上から隣接セル
の同様なチャネル拡散層２の上までゲート酸化膜５を介
して多結晶シリコンゲート６が設けられている。ｎ°層
３およびｐ゛層４接触する、例えばＵ−Ｓｔ金合金らな
る金属電８ｉＩＭ７は、第２図ｔａ＋に斜線を引いて示
したように、並列接続のために各セルに対して共通に一
体に形成され、ゲート６との絶縁のため両者の間にＰＳ
Ｇなどの絶縁膜８が介在している。第２図伽）に図式的
に示したように、金属電極膜７と多結晶Ｓｔゲート６の
間の絶縁膜８に容量成分１１が存在する。金属電極膜７
はソース層３に接触しているので、この容量成分１１は
ゲート・ソース間容量となる。
第２図に示したようなＭＯＳ型半導体装置のスイッチン
グ速度を早くするには、ゲート・ドレイン間容量あるい
はゲート・ソース間容量を小さくする必要がある。その
ために従来のＭＯＳ型半導体装置では次のような方法が
考慮されていた。
グ速度を早くするには、ゲート・ドレイン間容量あるい
はゲート・ソース間容量を小さくする必要がある。その
ために従来のＭＯＳ型半導体装置では次のような方法が
考慮されていた。
（１１セル寸法あるいはチャネル面積を減らしたり、ゲ
ート酸化膜を厚くしてゲート・ドレイン間容量をへらす
。
ート酸化膜を厚くしてゲート・ドレイン間容量をへらす
。
（２）ゲート・ソース間の絶縁膜を厚くし、ゲート・ソ
ース間容量をへらす。
ース間容量をへらす。
しかし、方法（１）においては、他の特性が変化すると
いう問題があった。方法（２）においては、他の特性は
変化しないが絶縁膜を厚くするための時間がかかること
、エツチング工程の時間が長くかかること、およびその
ためにサイドエツチング等による不良が発生しやすくな
るという問題があった。
いう問題があった。方法（２）においては、他の特性は
変化しないが絶縁膜を厚くするための時間がかかること
、エツチング工程の時間が長くかかること、およびその
ためにサイドエツチング等による不良が発生しやすくな
るという問題があった。
本発明の目的は、上記の問題を解決し、ソース層に接触
する金属電極膜とゲートとの間に介在する絶縁膜を厚く
することなくゲート・ソース間容量をへらした、スイッ
チン・グ速度の早いＭＯＳ型半導体装置を提供すること
にある。
する金属電極膜とゲートとの間に介在する絶縁膜を厚く
することなくゲート・ソース間容量をへらした、スイッ
チン・グ速度の早いＭＯＳ型半導体装置を提供すること
にある。
上記の目的を達成するために、本発明は第一導電形の半
導体基板の表面層に周縁と所定の間隔を介して環状の第
一導電形のソース層を備えた第二導電形のセル領域が複
数個分散配置され、各セル領域間の第一導電形基板本来
の領域の露出部上には各セル領域のソース層外側の部分
の上まで延びるゲートがゲート絶縁膜を介して存在し、
各ソース層および各セル領域のソース層内側の部分にそ
れぞれ接触する金属電極膜は相互に連結され、ゲートと
絶縁膜によって絶縁されているＭＯＳ型半導体装置にお
いて、金属電極膜が各セル領域にはさまれた領域上に存
在するゲートの上に開口部を有するものとする。
導体基板の表面層に周縁と所定の間隔を介して環状の第
一導電形のソース層を備えた第二導電形のセル領域が複
数個分散配置され、各セル領域間の第一導電形基板本来
の領域の露出部上には各セル領域のソース層外側の部分
の上まで延びるゲートがゲート絶縁膜を介して存在し、
各ソース層および各セル領域のソース層内側の部分にそ
れぞれ接触する金属電極膜は相互に連結され、ゲートと
絶縁膜によって絶縁されているＭＯＳ型半導体装置にお
いて、金属電極膜が各セル領域にはさまれた領域上に存
在するゲートの上に開口部を有するものとする。
金属電極膜がゲート上の全面に存在せず、一部に開口部
を有することにより、開口部の面積だけゲート金属電極
膜間の絶縁膜のもつ容量が減少し、ゲート・ソース間容
量が小さくなる。
を有することにより、開口部の面積だけゲート金属電極
膜間の絶縁膜のもつ容量が減少し、ゲート・ソース間容
量が小さくなる。
第３図に示すように通常２鶴角ないし９ｗａ角の寸法の
たて型ＭＯＳＦＥＴのチップ２０には、ゲートと外部と
の接続のためのゲートバンド２１と金属電極膜と外部と
の接続のためのソースバンド２２が設けられている。第
１図１ａｔ、（ｂ）は本発明の一実施例のたて型ＭＯＳ
ＦＥＴチップの第３図でＡ部として示したようなソース
バンドより離れた部分を示し、Ｔａｌは透視平面図、伽
）は（ＭｌのＡ−Ａ線断面図であり、第２図と共通の部
分には同一の符号が付されている。この場合、各セルの
チャネル拡散層２の間に露出する暢２０〜４０＃ｌｌの
基板１本来の領域上にゲート酸化膜５を介して設けられ
、−辺８〜４０μの角環状のソース拡散層３の外側にあ
るチャネル拡散層２の上まで延びているゲート６は、第
２図の場合と同様、各セルを取囲む領域全面に設けられ
ているが、その上を、例えばＰＳＧからなる絶縁膜８を
介して覆う金属電極膜７は第２図の場合と異なり全面に
存在しない、すなわち、Ｕ−３１合金などを全面被着後
一部が選択エツチングで除去され、開口部９が形成され
ている。従って、この開口部９の下に存在する絶縁膜８
には容量成分はなく、それだけゲート・ソース間容量が
減少する。
たて型ＭＯＳＦＥＴのチップ２０には、ゲートと外部と
の接続のためのゲートバンド２１と金属電極膜と外部と
の接続のためのソースバンド２２が設けられている。第
１図１ａｔ、（ｂ）は本発明の一実施例のたて型ＭＯＳ
ＦＥＴチップの第３図でＡ部として示したようなソース
バンドより離れた部分を示し、Ｔａｌは透視平面図、伽
）は（ＭｌのＡ−Ａ線断面図であり、第２図と共通の部
分には同一の符号が付されている。この場合、各セルの
チャネル拡散層２の間に露出する暢２０〜４０＃ｌｌの
基板１本来の領域上にゲート酸化膜５を介して設けられ
、−辺８〜４０μの角環状のソース拡散層３の外側にあ
るチャネル拡散層２の上まで延びているゲート６は、第
２図の場合と同様、各セルを取囲む領域全面に設けられ
ているが、その上を、例えばＰＳＧからなる絶縁膜８を
介して覆う金属電極膜７は第２図の場合と異なり全面に
存在しない、すなわち、Ｕ−３１合金などを全面被着後
一部が選択エツチングで除去され、開口部９が形成され
ている。従って、この開口部９の下に存在する絶縁膜８
には容量成分はなく、それだけゲート・ソース間容量が
減少する。
金属電極１ｌＫ７に開口部９を設けることは、ソースバ
ンド２２に流れる電流の通路を減らすことになる。第１
図に示したようにソースパッドから離れた部分ではその
電流が少ないため開口部を大きくとっても差支えないが
、第３図においてＢで示したソースパッド２２に近接し
た部分では電流通路が足りなくなるため、第４図（ａ）
、（ｂ）に示したように開口部９の面積を小さくする。
ンド２２に流れる電流の通路を減らすことになる。第１
図に示したようにソースパッドから離れた部分ではその
電流が少ないため開口部を大きくとっても差支えないが
、第３図においてＢで示したソースパッド２２に近接し
た部分では電流通路が足りなくなるため、第４図（ａ）
、（ｂ）に示したように開口部９の面積を小さくする。
なお、第４図において（ａｌは平面透視図であり、山）
はｔａ＋のＣ−Ｃ線に沿っての断面図である。
はｔａ＋のＣ−Ｃ線に沿っての断面図である。
以上の実施例は、ｎチャネルたて型ＭＯＳＦＥＴに対す
るものであるが、ｐチャネルたて型ＭＯＳＦ４Ｔあるい
は基板の下面側に逆導電形の層を設けたｎ、ｐ各チャネ
ルのｗＡ縁ゲートバイポーラトランジスタなどのＭＯＳ
型半導体装置に対しても同様に実施できる。
るものであるが、ｐチャネルたて型ＭＯＳＦ４Ｔあるい
は基板の下面側に逆導電形の層を設けたｎ、ｐ各チャネ
ルのｗＡ縁ゲートバイポーラトランジスタなどのＭＯＳ
型半導体装置に対しても同様に実施できる。
本発明によれば、半導体基板に分散配置される各セル領
域をとり囲む領域上にゲート絶縁膜を介して設けられる
ゲート上の全面には金属電極膜を形成せず、一部に開口
部を設けることにより、ゲートと金属電極膜にはさまれ
た絶縁膜に生ずる容量成分を約２０〜４０％低減できる
ため、ゲート・ソース間容量が減じ、スイッチング速度
の早いＭＯ８型半導体装置を得ることができた。
域をとり囲む領域上にゲート絶縁膜を介して設けられる
ゲート上の全面には金属電極膜を形成せず、一部に開口
部を設けることにより、ゲートと金属電極膜にはさまれ
た絶縁膜に生ずる容量成分を約２０〜４０％低減できる
ため、ゲート・ソース間容量が減じ、スイッチング速度
の早いＭＯ８型半導体装置を得ることができた。
第１図ｔ８）、（ｂ）は本発明の一実施例のＭＯＳＦＥ
Ｔを示し、（ａ）は透視平面図、Ｔｏ）は（ａ）のＡ−
Ａ線に沿っての要部断面図、第２図（１１１１，（ｂｌ
は従来のたで型ＭＯＳＦＥＴを示し、（ａ）は透視平面
図、山）はｔａ＋のＢ−Ｂ線に沿っての要部断面図、第
３図はＭＯ５ＦＥＴチップの概念的平面図、第４Ｖ！Ｊ
（ａ）、Ｔｏ）は本発明の一実施例のＭＯＳＦＥＴの第
１図と異なる位置を示し、（ａｌは透視平面図、Ｑ＋）
は（ａ）のＣ−Ｃ線に沿っての要部断面図である。 １：ｎ形シリコン基板、２：チャネル拡散層（ｐ層）
３：ソース拡散層 （ｎ″−層） ５：ゲート酸化
膜、６：ゲート、７：金属電極膜、８：′＄ＩＩ！１ 第２１！ｌ
Ｔを示し、（ａ）は透視平面図、Ｔｏ）は（ａ）のＡ−
Ａ線に沿っての要部断面図、第２図（１１１１，（ｂｌ
は従来のたで型ＭＯＳＦＥＴを示し、（ａ）は透視平面
図、山）はｔａ＋のＢ−Ｂ線に沿っての要部断面図、第
３図はＭＯ５ＦＥＴチップの概念的平面図、第４Ｖ！Ｊ
（ａ）、Ｔｏ）は本発明の一実施例のＭＯＳＦＥＴの第
１図と異なる位置を示し、（ａｌは透視平面図、Ｑ＋）
は（ａ）のＣ−Ｃ線に沿っての要部断面図である。 １：ｎ形シリコン基板、２：チャネル拡散層（ｐ層）
３：ソース拡散層 （ｎ″−層） ５：ゲート酸化
膜、６：ゲート、７：金属電極膜、８：′＄ＩＩ！１ 第２１！ｌ
Claims (1)
- １）第一導電型の半導体基板の表面層に周縁と所定の間
隔を介して環状の第一導電形のソース層を備えた第二導
電形のセル領域が複数個分散配置され、各セル領域間の
第一導電形基板本来の領域の露出部上には各セル領域の
ソース層外側の部分の上まで延びるゲートがゲート絶縁
膜を介して存在し、各ソース層および各セル領域のソー
ス層内側の部分にそれぞれ接触する金属電極膜は相互に
連結され、ゲートと絶縁膜によって絶縁されているもの
において、金属電極膜が各セル領域にはさまれた領域上
に存在するゲートの上に開口部を有することを特徴とす
るＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20180989A JPH0364931A (ja) | 1989-08-03 | 1989-08-03 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20180989A JPH0364931A (ja) | 1989-08-03 | 1989-08-03 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364931A true JPH0364931A (ja) | 1991-03-20 |
Family
ID=16447276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20180989A Pending JPH0364931A (ja) | 1989-08-03 | 1989-08-03 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364931A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04322471A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2007027561A (ja) * | 2005-07-20 | 2007-02-01 | Toshiba Corp | 電力用半導体装置 |
| US9555981B2 (en) | 2012-03-20 | 2017-01-31 | Wegmann Automotive Gmbh & Co. Kg | Apparatus and method for dispensing vehicle balancing weights |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108572A (ja) * | 1985-11-06 | 1987-05-19 | Fuji Electric Co Ltd | 電力用ｍｉｓ型電界効果トランジスタ |
-
1989
- 1989-08-03 JP JP20180989A patent/JPH0364931A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108572A (ja) * | 1985-11-06 | 1987-05-19 | Fuji Electric Co Ltd | 電力用ｍｉｓ型電界効果トランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04322471A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2007027561A (ja) * | 2005-07-20 | 2007-02-01 | Toshiba Corp | 電力用半導体装置 |
| US9555981B2 (en) | 2012-03-20 | 2017-01-31 | Wegmann Automotive Gmbh & Co. Kg | Apparatus and method for dispensing vehicle balancing weights |
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