JPH022702A

JPH022702A - 可変減衰器

Info

Publication number: JPH022702A
Application number: JP63311817A
Authority: JP
Inventors: Hiroshi Kondoh; ヒロシ・コンドウ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1987-12-11
Filing date: 1988-12-09
Publication date: 1990-01-08
Anticipated expiration: 2014-09-13
Also published as: JP2947808B2; US4837530A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の技術分野）本発明は電子装置に関し、更に詳細には、可変減衰器回
路に関する。特に、本発明は、望ましくはマイクロ波モ
ノリシック集積回路（ＭＭＩＣ＞として製作され、その
減衰のダイナミック・レンジが広範囲の周波数にわたっ
て改善されており、しかも最適な入出力インピーダンス
整合特性を有する、広帯域マイクロ波電界効果トランジ
スタ（ＦＥＴ）を基礎とする可変減衰器を指向して（ハ
る３゜（従来技術とその問題点）減衰器は人力信号を通しながら信号を精密な童だけ減衰
するように動作する装置である。可変減衰器では減衰の
レベルを調節することができる。

直列接続した増幅器の利得制御には一般に可変減衰器回
路が必要である。電圧制御可変減衰器は目動利得制御回
路に広く使用されている。広帯域−１イクロ波増幅器で
は、これら減衰器は利得変動の温度補正に対して欠くこ
とのできないものである。

電圧制御可変減衰器の一つの形成は減衰を調節する電圧
制御抵抗器としてＦＥＴを利用するＦＥＴ可変吸収減衰
器である。回路の基本的機構はゲート電圧により制御さ
れるゼロ・バイアスＦＥＴの低電界抵抗の変化である。

直線領域におけるＦＥＴのチャンネル抵抗の式は１９８
６年１．Ｅ、Ｅ。

Ｅ、マイクロ波回路シンポジウムＰＰ、　７５〜７９の
Ｂａｒｔａ、　Ｇ、Ｓ、等のｒ　Ａ　２　　ｔｏ　８　
　Ｇ　Ｈｚ　　ＬｅｖｅｌｉｎｇＬｏｏｐ　Ｕｓｉｎｇ
　ａ　　ＧａＡｓ　　ＭＭＩＣＡｃｔｉｖｅ　５ｐｌｉ
ｔｔｅｒ　ａｎｄ　Ａｔｔｅｎｕａｔｏｒ」の式３で示
されている。

ＦＥＴ減衰器にはＴ型とπ型との二つの既知の基本構成
があり、その回路概要図を第２図に示す。

１９８２年１．Ｅ、Ｅ、Ｅ、ＭＴＴ−ＳダイジェストＰ
Ｐ、４７９〜４８１のＴａｊｉｍａ、Ｙｌ等によりｒＧ
ａＡｓＭｏｎｏｌｉｔｈｉｃ　Ｗｉｄｅｂａｎｄ　（２
〜１８Ｇ　Ｈｚ　）　Ｖａｒｉａｂｌｅ八ｔｔｅｎｕａ
へｏｒｓ」を参照。典型的には、３個のＦＥＴが、それ
ぞれ第２図の（ａ）および第２図の（ｂ）に示すように
、Ｔまたはπの形に接続されている。

各ＦＥＴの電気的特性は、抵抗がゲート電圧の関数とし
て変化する値となっている第２図の（Ｃ）および第２図
の（ｄ）の等価回路図に示すように、抵抗とキャパシタ
ンスとの並列組み合わせとしで表される。抵抗の値は、
ゲート電圧がゲート障壁のビルトイン電圧（正）からピ
ンチオフ電圧（負まで変わるとき、オープン・ゲート抵
抗から無限大抵抗まで変化する。他方、キャパシタンス
はゲート電圧に対してかなり一定していると考えられる
。寄生キャパシタンス値は典型的には１／１０ピコフア
ラドの程度である。

比較的低周波で、キャパシタンスの影響を無視できると
きは、直列腕の抵抗Ｒ１と、分路腕の抵抗Ｒ２とは、所
定の減衰を得るとともにインピーダンス整合の条件を満
たすためには、一定の組み合わせとなっていなければな
らない。Ｔ型またはπ型では、規定レベルの減衰と最適
の入出力整ト。

とが、抵抗Ｒ１とＲ２とを適切に組み合わせ、ＦＥＴの
ゲート端子に加えられる電圧で制御することにより同時
に達成される。

減衰器のダイナミック・レンジに関するかぎり、最小減
衰、または挿入損失は主として抵抗Ｒ１の最小達成可能
値によって決まる。同じ抵抗Ｒ１の場合、π回路の挿入
損失は１回路より少ない。

この意味で直列および分路の要素にＦＥＴを使用すると
き、幾つかの要因を考慮しなければならない。直列ＦＥ
ＴのＦＥＴ幅は、比較的高い周波数での分離が充分なよ
うに、最小減衰時の挿入損失が低くなるように充分広く
、しかし並列ドレイン・ソース間キャパシタンスが限ら
れるように充分狭く選定しなければならない。分離は直
列ＦＥＴの並列ドレイン・ソース間キャパシタンスに最
も影響される。挿入損失が小さい場合には、抵抗Ｒ，の
値はゲート幅を増すことにより減らすことができるが、
寄生キャパシタンスＣ１が大きくなる。キャパシタンス
が大きくなると、比較的高い周波数での減衰のダイナミ
ック・レンジが制限される。ダイナミック・レンジにつ
いて言えば、１回路はπ回路より有利になる。

更に詳細に考慮すれば、ゲート幅が大きく、ゲート長が
小さく、且つソース・ドレイン間隔が狭い直列ＦＥＴを
使用することにより、「導通」状態の挿入損失をかなり
減らすことができる。残念１ヱがら、既知のＦＥＴ減衰
器は比較的高い周波数で導通状態挿入損失が一般的に大
きい。絶縁に及ぼす直列ＦＥＴのドレイン対ソース寄生
キャパシタンスの影響はこのような高い周波数では著し
く増大する。直列ＦＥＴの寄生キャパシタンスにより高
周波性能が低下し、この結果最小挿入損失が太き（なり
、周波数が増大するにつれて到達可能な最大減衰咋が一
層制限される。このため高い周波数での減衰レンジがひ
どく制限される。

たとえば、１９８７年１．Ｅ、Ｅ、Ｅ、　マイクロ波お
よびミリ波モノリシック回路シンポジウム、ＰＰ。

８５〜８８の５ｃｈｉｎｄｌｅｒ、　Ｍ、　Ｊ、および
Ｍｏｒｒｉｓ、八、ＭｌこよるｒＤｃ　〜４０ＧＨｚ　
ａｎｄ　　２０〜４０ＧＨｚ　　ＭＭ　ＩＣＳ　Ｐ　Ｄ
Ｔ　５ｗ１ｔｃｈｅｓ　Ｊでは、枠にＰ、８６の第：（
図で、単極双投ＦＥＴベースのスイッチを開示している
。このスイッチにより生ずる分離は、この論文のＰ、８
７の第５図に示すように、周波数が増大するにつれて連
続的に減少する。このことは寄生キャパシタンスが、人
工的伝送線路を組入れたにもかかわらず、比較的高い周
波数で回路の動作を支配するということを明らかに示し
ている。

同様に、マサチュセッツ州しｏｗｅｌｌのＭ　／　Ａ　
−ＣａｎＡｄｖａｎｃｅｄ　Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ　０ｐｅｒａｔｉｏｎｓが製造する減衰器は旧ｃｒｏ
ｗａｖｅ　Ｊｏｕｒｎａｌ、１９８６年３月号Ｐ　、　
１９５のｒＤＣ〜２０ＧＨｚ　　ＭＭＩＣＧａＡｓ　　
ＦＥＴ　Ｍａｔｃｈｅｄ　Ａｔｔｅｎｕａｔｏｒ　Ｊの
第２図に開示されているような誘導性素子を組込んでい
る。しかしながら、２０ＧＨｚにおける減衰のダイナミ
ック・レンジはこの論文の第３図に示すように２ＧＨｚ
のときの半分である。このことは寄生キャパシタンスが
、回路内に誘導性素子が設けられているにかかわらず、
比較的高い周波数で減衰器の性能を低下させるというこ
とを実証している。したがって、寄生キャパシタンスの
影響が減らされて比較的高い周波数での減衰のダイナミ
ック・レンジを拡大することができる減衰器を提供する
ことが望ましい。

入出力のインピーダンス整合に関する限り、増幅器の安
定度に対して、減衰器は減衰量とは無関係に源（５ｏｕ
ｒｃｅ）と負荷（Ｌｏａｄ）との整合を一定にすること
が望ましい。前述のＢａｒｔａ等の論文は、プロセスの
影響あるいはＰＥＴの形状寸法の差異にかかわらず、減
衰量が変化したときの人出力のリターンロスを制御する
のにフィードバックを利用できることを開示している。

この論文の第２図は、演算増幅器が直列ＦＥＴゲートに
かかる任意の電圧の変動に応じて分路ＦＥＴのゲート電
圧を調節し、５０オームの環境を維持する基準減衰器セ
ルを示している。残念ながら、インピーダンス整合の問
題に対するこの解決法は、特に最小または最大に近い減
衰量のとき、減衰器より更に複雑な回路を付加しなけれ
ばならない。

また、スイッチング要素としてＰＥＴを使用することは
文献に充分に説明されている。！Ｊ　ｃ　Ｌ　ｅ　ｖ　
ｉ　ｇ　ｔｙ１す、　Ｖ、　と　５ｏｋｏｌｏｖ、　　
Ｖ　、　ｒ　　Ｍｏｃｒｏｗａｖｅ　　Ｓｗｉｔｃｈｉ
ｎｇ　　ｗｉｔｈＰａｒａｌｌｅｌ−Ｒｅｓｏｎａｔｅ
ｄ　　Ｇ　ａ　Δ　ｓ　　　ＦＥＴ’ＳＪＩ。

Ｅ、　　Ｅ、　　Ｅ、　　Ｅｌｅｃｔｒｏｎ　　Ｄｅｖ
ｉｃｅ　　Ｌｅｔｔｅｒｓ、ｖｏｌ、ＥＤＬ　−１、Ｎ
ｏ、８．１９８０年８月、ＰＰ、　１５６〜１５８を参
照されたい。ＦＥＴのソースとドレインとを伝送線路に
直列に接続することにより、ゲートをチャンネルをピン
チオフし、装置を「遮断」状態に切替えるのに使用する
ことができる。ゲートを０ボルトにグイアス（「導通」
状態たすると、ソースとドレインとの間に小さい抵抗が
存在する。ゲートをピンチオフを超えてバイアス（遮断
状態）にすると、ソースとドレインとは容量的に結合さ
れる。

抵抗性要素も存在する。ソース・ドレイン間キャパシタ
ンスを誘導子で並列共振させることにより分離を改善す
ることができる。しかしながら、これは狭い周波数帯域
で−しか有効ではない。広帯域スイッチにおいて遮断状
態キャパシタンスの効果を極力小さくするためには、分
路ＦＥＴを挿入する。スイッチを閉じると、分路ＦＥＴ
がピンチオフし、主として分路キャパシタンスとして動
作する。スイッチを開くと、直列ＦＥＴがピンチオフし
、主として小さいキャパシタンスとして動作する。この
キャパシタンスは分路ＦＥＴを介して実質的に接地され
る。分離は主として、特に比較的高い周波数で、分路Ｆ
ＥＴにより行われ、この場合直列ＦＥＴは非常にわずか
な分離しか行わない。

残念ながら、このＦＥＴ系スイッチは広い周波数帯域に
わたり最大減衰時に充分な分離を行わない。

（発明の目的）本発明の目的は前述の問題を二つの新規な回路改良を施
すことにより解決し、広帯域・高ダイナミンクレンジの
整合型ＦＥＴ　（可変吸収）減衰器を提供することであ
る。

（発明の概要）本発明の一実施例の減衰器は可変抵抗としてそのゲート
端子に加えられる電圧で制御されるＦＥＴを利用してい
る。ＦＥＴは抵抗器を並列接続した２個の直列ＦＥＴと
分布分路（Ｓｈｕｎｔ）　Ｆ　Ｅ　Ｔの形を成す分路Ｆ
ＥＴとを接続してＴ型に配列される。一つの制御電圧が
直列ＦＥＴの抵抗を調節し、他方の制御電圧が分布分路
ＦＥＴの抵抗を制御する。二つの制御電圧を適切に組み
合わせると最適の人出力インピーダンス整合と共に所定
レベルの減衰が得られる。

本発明による減衰器は、所定の抵抗、たとえば、約５０
オームを有し、直列ＦＥＴと並列に接続された抵抗器を
組み込んでいる。これら抵抗器は直列ＦＥＴをそのピン
チオフ電圧以下に充分にバイアスし、比較的高い減衰に
設定したとき寄生キャパシタンスを最小にすることがで
きる。抵抗器を直列ＦＥＴと並列に組み入れると比較的
高い周波数で高い減衰量を設定した場合の分離が改善さ
れる。

またこれにより減衰器を単極双投スイッチとして働かせ
ることができる。抵抗器は比較的高く減衰ｌを設定した
とき減衰器のパワー処理能力をも向上させる。

また、抵抗器を直列ＦＥＴと並列に組み込むと、挿入損
失を減らすためにゲート幅を増すようにゲート・フィン
ガの数を増す必要が無くなる。今まではゲート・フィン
ガの数を増すとフィンガ間構造に発生する相互接続間寄
生容量により生ずるドレイン・ソース間容量が不必要に
増し、その結果帯域幅が縮まり、減衰のダイナミック・
レンジが制限された。また、所定の抵抗、たとえば、５
０オームの抵抗を直列ＦＥＴと並列に組み込むと、最大
減衰時に所定のインピーダンス整合を維持するように動
作する複雑なアナログ・バイアス回路の必要性を代わっ
て満たすことができる。

本発明による減衰器は分布分路ＦＥＴをも組み込んでい
る。分路ＦＥＴは伝送線路または同等のインダクタンス
により接続されている幾つかのセルに分割されている。

伝送線路または同等のインダクタンスで接続された分布
分路ＦＥＴを組み込むと減衰器のダイナミック・レンジ
が選択的に高い周波数にまで拡大する。

これまでは、ゲート幅が大きく、ゲート長が短く、ソー
ス・ドレイン間隙の狭い分路ＦＥＴを利用して、導通状
態の挿入損失をかなり減らせたが、必ず寄生キャパシタ
ンスの増加が伴った。このため最小減衰時の減衰器の挿
入損失が増加し、廿」・的高い周波数でのダイナミック
・レンジが制限されていた。分布分路ＦＥＴを組み入れ
ると最大減衰時の挿入損失が少なくなる他に、分路ＦＥ
Ｔの個々のセルの寄生キャパシタンスも減Φする。この
比較的低い減衰設定時にキャパシタンスが低くなるので
伝送線路または同等のインダクタンスにより一層効率的
に中和することができる。これにより比較的高い周波数
での減衰器のダイナミック・レンジが拡大する。また、
伝送線路または同等のインダクタンスで相互に接続され
た分布分路ＦＩＥＴの回路は比較的高い減衰設定時の直
列ＦＥＴの寄生キャパシタンスを補償する。このため周
波数が増大するに伴って減衰量が増大する。最後に、遮
断周波数は１／２π（ＬＣ）’／２に比例し、減衰器の
インダクタンス　（Ｌ）とキャパシタンス（Ｃ）とは共
に分布分路ＦＥＴを組み込むことにより減少するので、
比較的低い減衰設定時の減衰器の遮断周波数も高くなる
。

（発明の実施例）本発明による可変減衰器（以下単に減衰器と呼称する）
１０の一実施例の概略回路図を第１Ａ図に示す。人力１
２と出力１４との間に接続されたＴ型ＦＥＴ可変吸収減
衰器を備えている。

減衰器１０は、そのドレインが人力Ｉ２に接続され、そ
のゲートが開閉電圧Ｖ、を供給する第１の電圧源に接続
され、そのソースが誘導性リアクタンス２０１に接続さ
れている第１の直列ＦＥＴ１６を備えている。誘導性リ
アクタンス２０１は伝送線路の一部または同等のインダ
クタンスを備えている。

その他に、減衰器１０は第１の直列Ｆ　Ｅ　Ｔ　１６の
ドレインとソースとの間に接続された第１の抵抗器２２
を備えている。抵抗器２２は人力１２に接続された回路
の出力インピーダンスにより、所定の抵抗値たとえば、
約５０オームを備えている。

減衰器■０は分布分路（Ｓｈｕｎｔ）　Ｆ　Ｅ　Ｔ　２
４をも（ｎｕえている。分布分路ＦＥＴ２４は幾つかの
セル２４２４゜、・・・　２４．、に分割されている。

各セル２４２０、、と２０．、、、とに伝送線路または
同等のインゲンづｒンスの形で接続されている。各セル
２４．．２４□、・・、２４．、のゲートは開閉電圧Ｖ
２を供給する第２の電圧源２６に接続され、各セルのソ
ースは共通線に接続されている。

更に、減衰器１０は、そのソースが誘導性リアクタンス
２０．、、に接続され、そのゲートが開閉電圧ｖ１を供
給する第１の電圧源１８に接続され、そのドレインが出
力１４に接続されている第２の直列ＦＥＴ２８を備えて
いる。

最後に、減衰器１０は第２の直列ＦＥＴ２８のドレ回路
の人力インピーダンスにより、所定の抵抗値、たとえば
、約５０オームを備えている。

説明のため、直列ＦＥＴの実効抵抗とキャパシタンスと
に第２図に示すようにそれぞれＲ３およびＣＩの記号を
付けである。最大減衰時、入出力インピーダンス整合を
最適にするためには、抵抗Ｒ１はほぼ所定の値、たとえ
ば、５０オームであり、これには第４Ａ図に示すように
制御電圧Ｖ１がＶＭでなければならない。所定の大きさ
のＦＥＴに対して、この電圧レベルｖ、４は、第４Ｂ図
に示すように、関連の寄生キャパシタンスＣ１をＣＭと
一義的に決定する。

第１Ｂ図はそれぞれ直列ＦＥＴ１６および２８に並列に
接続された約５０オームの抵抗器２２と３０とを有する
減衰器１０の概略等価回路を示す。抵抗器２２己３０と
を付加したにもかかわらず、等価回路は第２Ｃ図に示す
等価回路と同じである。ただし、最大減衰時、直列ＦＥ
Ｔの抵抗は無限大であるべきで、無限大とされる。その
ため第４Ａ図に示すように制御電圧ＶＩはピンチオフ電
圧より低いＶ、Ｉでなければならない。対応する寄生キ
ャパシタンス（ｊ今度はＣＸ　′であり、これは第４Ｂ
図に示すようにＣ８よりはるかに小さい。各直列ＦＥＴ
のキャパシタンスがこのように減ったため、入出力整合
を最適に保ちながら、減衰器ＩＯの高周波性能がかなり
改善される。

抵抗器２２と３０とは直列Ｆ　Ｅ　Ｔ　１６と２８とを
そのピンチオフ電圧より下にバイアスして減衰設定値ズ
・比較的高いとき寄生キャパシタンスを最小限にするこ
とができる。抵抗器２２と３０とはまた比較的高い減衰
設定時に減衰器１０のパワー処理能力を改善する。

誘導性リアクタンス２０．．２０２　　・・・、２０．
、．２０、、、により接続された分布分路ＦＥＴ２４を
組み込むと減衰器１０のダイナミック・レンジが比較的
高い周波数まで拡大される。各セル２４．　２４２、・
・・、２４．、、すなわら分布分路ＦＥＴゲート周辺の
大きさは、最小減衰時に、分布分路ＦＥＴ２４の寄生キ
ャパシタンスを、相互に接続している誘導性リアクタン
ス２０．．２０゜、・・・、２０．、．２０ｎ＋１によ
り効果的に中和することができるように選択される。誘
導性リアクタンス２０．　、２０７、・・・、２０．、
．２０、、、、の直列インダクタンスとセル２４．．２
４゜、・・・、２４．の分路キャパシタンスとの組み合
わせは人工的伝送線路を形成している。その結果、分布
分路ＦＥＴ２４の寄生キャパシタンスをＬＣラダー回路
に吸収して５０オームの人工的伝送線路を形成すること
ができる。全ゲート周辺をセル２４２４３、・・・、２
４、の間で分割すれば等価寄生キャパシタンスが減少し
、必要なインダクタンスを堆積した薄膜金属線路によっ
て設けることができる。

減衰器ＩＯのキャパシタンスとインダクタンスとが共に
減少するから、動作の最大周波数が拡大される。

また、分布分路ＦＥＴ２４の抵抗は分路ＦＥＴの寄生キ
ャパシタンスを上げた代償として下がることはなく、こ
のため最小減衰時の最小挿入損失が増加する傾向がある
。更に、ゲート周辺をセル２４、．２４２　、・・・、
２４．の間で分割することにより減衰設定値が比較的高
いとき等価分路抵抗が減少する。比較的高減衰設定時に
、減衰の上昇が直列ＦＥＴ１６と２８との残留キャパシ
タンスのため周波数の増加につれて落ち込むという傾向
はそれぞれの直列ＦＥＴをはさんで接続された並列ＬＲ
回路と誘導性リアクタンス２０．．２０２　、・・・、
２０．、、増大するに従って減衰が増大する。

個々のセル２４．．２４□、・・・、２４．、のゲート
幅が狭くなっているため減衰器１０の挿入損失が最小限
になるのに役立っている。分布分路ＦＥＴ２４のオフ抵
抗を高くすることは挿入損失を最適にするのに必要であ
る。セル２４．．２４□、・・・、２４．、の数は、所
定の動作周波数範囲に基づいて、次のようにあらかじめ
選定される。

セル２４．．２４□、・・・、２４．、の数が多くなれ
ば、等価オフ抵抗が小さくなる。従って、セル２４゜２
４゜、・・・、２４．、の数は分路抵抗が負荷のインピ
ーダンスと同程度になるほど大きくはない。セル２４、
　２４□、・・・、２４．の数は次の式で与えられる。

ｆｃは遮断周波数であり、Ｃ６゜は直列ＦＥＴのその抵抗値が５０オームのときの
キャパシタンスであり、Ｇ　ＦＯは分路ＦＥＴセルのそのゲートがＯＶにバイア
スされたときのコンダクタンスであり、Ｃｐｏは分路Ｆ
ＥＴ−セルのそのゲートがＯＶにバイアスされたときの
キャパシタンスであり、Ｃｐｐは分路ＦＥＴセルのその
ピンチオフ電圧より低くバイアスされたときのキャパシ
タンスであり、Ｇ　ＦＰは分路ＦＥＴセルのそのピンチオフ電圧より低
くバイアスされたときのコンダクタンスであすように、
ガリウム砒素（ＧａＡｓ）モノリシック集積回路の形態
を成す減衰器１０により実現される。各直列ＦＥＴ１６
と１８とは望ましくはゲート幅が７５０μｍであり、ソ
ース・ドレイン間隔が４．５μｍであり、ゲート長が０
．５μｍである（電子線リソグラフィにより画定される
）。各セル２４８．２４２、・・・、２４．は望ましく
はゲート幅が２００μｍであり、ソース・ドレイン間隔
が４．５μｍであり、ゲート長が０．５μｍである（電
子線リトグラフィにより画定される）。ＦＥＴの材料は
望ましくは１００μｍＧ　ａ　Ａ　ｓ基板に３８１０”
ａｍ−５にドープした分子線エピタキシＧａΔＳである
。

誘導性リアクタンス２０．．２０２、・・・、２０．、
．２０、、、は金めっきにより実現される伝送線路の形
う（人工的伝送線路の誘導子を形成している。各線路の
インダクタンスは０．０５ｎＨの程度である。人出力マ
イクロストリップ線路が直列ＦＥＴ１６および２８のド
レイン接点に接続されており、ソース接点はセル２４．
．２４．　、・・・、２４．、のドレイン接点への接続
の役目をする金属ス）　ＩＪツブにより接続されている
。セル２４．　、２４．　、・・・、２４．のソース接
点はピアホールにより接地されている。第３図および第
５図に示すように、ＲＦ回路とＤＣ制御回路との分離は
薄膜およびＮ層バルクの抵抗器により行われる。これら
素子はＲＦ倍信号ＤＣ端子へ洩れるのを減らすためにゲ
ート端子とバイアス端子との間に挿入される。ゲート・
バイアスはＮ層バルク抵抗器を通して供給される。チッ
プの寸法は１．５２Ｘ０．６５ｍｍ２（６０ｘ２６平方
ミル）である。

動作にあたり、減衰設定値が比較的低いとき、直列ＦＥ
Ｔ１６および２８はオン状態にバイアスされ、小さな直
列抵抗として動作し、人力信号を通過させる（成る低い
レベルの減衰を伴う）。直列ＦＥＴ１６と２８とは短絡
を近似する。分布分路ＦＥＴ２４はピンチオフされ、主
として分路キャパシタンスとして動作する。ただし、セ
ル２４．　２４゜、・・・２４ｎは直列誘導性リアクタ
ンス２０．　２０２、・・・、２０ｎ、２０ｎ。１を介
して接続されている。分布分路ＦＥＴ２４の直列インダ
クタンスと分路キャパシタシタンスがＬＣラダー回路に
吸収されて５０オームの人工的伝送線路を形成する。

その他に、比較的高い減衰設定値のとき、減衰器ｌＯの
人出力インピーダンスは５０オームである。

減衰設定値が比較的高いとき、直列ＦＥＴｌ６と２８ｃ
二はピンチオフされる。分布分路ＦＥＴ２４は導通収態
にバイアスされ、小さい分路抵抗として動作し、人力信
号を通過させる（成る高いレベルの減衰を伴う）。減衰
の上昇が直列ＦＥＴ１６および２８の残留キャパシタン
スのため周波数の増大するに従って落ち込むという傾向
は分布分路ＦＥＴ２４のＬＲ回路により補償され、これ
により周波数が増大するとともに減衰が増大する。比較
的高い周波数での放射損失は無視できる。

生させるために、別の制御電圧Ｖ２で開閉される。

残念ながら、これら二つの開閉電圧はｄＢで表し・たＲ
Ｆ減衰に関して直線的に変化しない。

ただし、好ましいことに、一つの電圧源が設けられてこ
れら制御電圧を供給し、ｄＢで表したＲＦ減衰とこの制
御電圧との間に直線関係を樹立している。このような制
御回路の例はＴａｊｉｍａ等による前記論文の第５図に
示されている。この回路は反転及び非反転線形増幅器と
を有する双演算増幅器、ダイオード、および抵抗器とか
ら構成されている。ポテンショメータはＲＦ減衰との直
線関係を発生する。ＦＥＴのドレインにはＤＣバイアス
電圧が加えられないので、減衰器１０はＤＣ電力を消費
しない。

第６図は本発明による減衰器ｌＯの、ＤＣと５０ＧＨｚ
との周波数の間で測った、第７図に示す制御電圧Ｖ１と
Ｖ２とに応答する、減衰特性を示す。

減衰器１０は、第６図に示すように、３００ｋ　Ｈｚで
０．６ｄ　Ｂ　、　２６．５Ｇ　Ｈｚで１．８ｄ　Ｂ、
　４０Ｇ　Ｈｚで２．６ｄＢの最小挿入損失と、帯域に
わたって３２ｄＢを超える最大減衰（３００ＫＨｚで３
２ｄ　Ｂ、　２６．５および４０Ｇ　Ｈ’ｚで４２ｄＢ
）とを実証している。人出カリターンロスはＤＣから４
０Ｇ　Ｈｚまで任意の減衰設定値で少なくとも１０ｃ［
Ｂと測定されている、減衰器１０はドレイン・バイアス
を使用しないので、低いＤＣ電力消費、すなわち、非常
にわずかな電力消散を示している。既知のＦＥＴ減衰器
き比較して、本発明による減衰器１０はより大きな帯域
幅を示し、減衰設定値が比較的高いとき周波数が増大す
るとともに減衰が増大し、減衰のダイナミック・レンジ
が拡がっている。

第８図は減衰器１０の性能と文献に報告されている既知
のＭＭＩＣ減衰器の性能とを比較している。

各長方形は減衰器を表し、その動作周波数帯域、最小挿
入損失、および最大減衰を示している。今日までに報告
されている既知の最良性能はＲａｙｔｈ−ｅｏｎから報
告されたもので、１８Ｇ　Ｈｚ以下の周波数範囲で最小
挿入損失３ｄＢ、最大減衰１２ｄＢを示している。前述
のＴａｊｉｍａ等の論文を参照のこと。

本発明による減衰器１０は減衰範囲とより高い動作周波
数との両者において明らかな優位を示している。

本発明の減衰器１０は制御電圧端子に加えられる二つの
相補的パルスで駆動されるとき単極双投（ＳＰＳＴ）ス
イッチとして使用することもできる。第９図は５　Ｍ　
Ｈｚのパルスで駆動される減衰器１０のスイッチング特
性を示す。直列ＦＥＴ１６および２８と分布分路ＦＥＴ
２４とのゲートにかかる逆バイアスは遮断状態で−３か
ら一４ボルトであり、導通状態で０ボルトである。これ
により高速、低バイアス・パワー、広帯域のスイッチが
得られ、これは減衰設定値が比較的低いとき低い導通挿
入損失を示すが、減衰設定値が比較的高いときなお適当
な遮断絶縁を保っている。スイッチング時間は　１．５
ｎｓ未満である。

第３図に示す減衰器１０の最大入力パワーは一２０ｄＢ
ｃの第二高調波に対して１３〜１８ｄＢｍである。

減衰器１０のパワー処理能力を増すために、分布分路Ｆ
ＥＴ２４に対して、二重ゲートを使用することができる
。二重ゲート構造を使用することにより、ＩＶ曲線のニ
ー電圧の他、破壊電圧も、高パワーの減衰器１０になる
ようにかなり増大する。

本発明による減衰器の実施例を、例示により、説明し、
各種修正案を提示した。他の修正案も当業者には本発明
の精神に含まれることが明らかであろう。

（発明の効果）前述の実施例からも明らかなように、本発明の実施によ
って、少なくとも次の効果を得ることができる。

１）Ｔ型回路の直列ＦＥＴに並列接続された抵抗は減衰
器の減衰度にかかわりなく、広帯域で入出力抵抗をほぼ
一定に保つことができるので、入出力整合が得やすい。

また、Ｔ型回路の直列ＦＥＴの高減衰度における寄生容
量を上記の効果を失うことなく小さくできるので、さら
に大きな減衰度を得ることが可能となり、従って減衰度
の範囲が広くなる。

２）またＴ型回路に用いられる分布分路ＦＥＴは、本発
明でのインダクタンス装荷により、ＦＥＴの寄生キャパ
シタンスは実質的に伝送線路の構成要素として取りこま
れ、減衰器の最小減衰時の減衰度を小さくし、かつ分布
ＦＥＴ構造は減衰器の高減衰度における減衰度をより大
きくする効果を有する。従って減衰器のダイナミックレ
ンジが広がる。

３）上記１）、２）の効果は寄生容量の効果が実質的に
軽減されるので、高周波においても失われず、減衰器の
広帯域化が達成される。

４）上記１）、２）の効果により、減衰器はスイッチ機
能も向上し、その高速化もはかられる。

【図面の簡単な説明】

第１Ａ図は本発明の実施例のＦＥＴ可変減衰器の概略回
路図、第１Ｂ図は第１Ａ図のＦＥＴ可変減衰器の最高減
衰度における等価回路図、第１（−図は第１Ａ図のＦＥ
Ｔ可変減衰器の最低減衰度における等価回路図、第２図
は従来技術におけるＦＥＴ可変減衰器の概略回路図（ａ
）　　　（ｂ）とそれぞれの等価回路図（ｃ）　　　（
ｄ）、第３図は第１Ａ図のＦＥＴ可変減衰器の詳細回路
図、第４図は第２Ａ図の可変減衰器の直列ＦＥＴのゲー
ト電可変減衰器のチップレイアウト図、第６図は第７Ｈ
図のＦＥＤ”可変減衰器の直流から５０ＧＨｚにわたる
性能（減衰度とリター°ンロス）を示す図、第７図は第
６図の測定結果を得るための２つの制御電圧（Ｖ、　　
Ｖ２）の変化を示す図、第８図はψ図のＦＥＴ可変減衰
器と従来技術の市販減衰器のダイナミックレンジの比較
図、第９図は５　Ｍ　Ｈｚのパルスで駆動される単極単
投動作をする第３図の可変減衰器の性能を示す図である
。ｌＯ：可変減衰器１２：入力（端子）１４：出力（端子）１６：第１の直列ＦＥＴ１８：第１の電圧源２０：誘導性リアクタンス２２：第１の抵抗２４：分布分路ＦＥＴ２６：第２の電圧源２８：第２の直列ＦＥＴ３０：第２の抵抗

Claims

【特許請求の範囲】１、次の（イ）〜（ホ）より成り、入力端子と出力端子
間に複数のＦＥＴを有する可変減衰器。（イ）Ｔ型回路を構成する第１、第２の直列ＦＥＴと分
路ＦＥＴ。（ロ）前記第１、第２の直列ＦＥＴの抵抗値を変えるた
め、該第１、第２の直列ＦＥＴのゲートに第１の制御電圧を供給する第１の電源。（ハ）前記分路ＦＥＴの抵抗値を変えるため、該分路Ｆ
ＥＴのゲートに第２の制御電圧を供給する第２の電源。（ニ）第１の直列ＦＥＴに並列接続される第１の抵抗。該第１の抵抗の抵抗値は前記入力端子に接続される外部回路の出力インピーダンスによって決定される。所定の抵抗値を有する。（ホ）第２の直列ＦＥＴに並列接続される第２の抵抗。該第２の抵抗の抵抗値は前記出力端子に接続される外部回路の入力インピーダンスによって決定される。２、次の（イ）〜（ホ）より成り、入力端子と出力端子
間に複数のＦＥＴを有する可変減衰器。（イ）Ｔ型回路を構成する第１、第２の直列ＦＥＴと分
布分路ＦＥＴ。（ロ）前記分布分路ＦＥＴを構成する複数のセル。（ハ）隣接する前記セル間に接続される複数の誘導性リ
アクタンス。（ニ）前記第１、第２の直列ＦＥＴのゲートに印加され
る第１の制御電圧を発生する第１の電源。（ホ）前記分布分路ＦＥＴのゲートに印加される第２の
制御電圧を発生する第２の電源。３、次の（イ）〜（ニ）より成り、入力端子と出力端子
間に複数のＦＥＴを有し、単極単投スイッチとして働く
可変減衰器。（イ）Ｔ型回路を構成する第１、第２の直列ＦＥＴと分
路ＦＥＴ。（ロ）前記第１、第２の直列ＦＥＴと前記分路ＦＥＴの
それぞれのゲートに第１、第２の電圧レベルを印加するパルス電源。該第１の電圧レベルを前記第１、第２の直列ＦＥＴのゲートに印加し、該第２の電圧レベルを前記分路ＦＥＴのゲートに印加することにより前記入力端子と前記出力端子間を導通状態とする。逆に該第１の電圧レベルを前記分路ＦＥＴのゲートに印加し、該第２の電圧レベルを前記第１、第２の直列ＦＥＴのゲートに印加することにより前記入力端子と前記出力端子間を遮断状態とする。（ハ）前記第１の直列ＦＥＴに並列に接続される第１の
抵抗。該第１の抵抗の抵抗値は前記入力端子に接続される外部回路の出力インピーダンスによって決定される。（ニ）前記第２の直列ＦＥＴに並列に接続される第２の
抵抗。該第２の抵抗の抵抗値は前記出力端子に接続される外部回路の入力インピーダンスによって決定される。