JPH1022300A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1022300A JPH1022300A JP8177864A JP17786496A JPH1022300A JP H1022300 A JPH1022300 A JP H1022300A JP 8177864 A JP8177864 A JP 8177864A JP 17786496 A JP17786496 A JP 17786496A JP H1022300 A JPH1022300 A JP H1022300A
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- pads
- fets
- fet
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/86—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of Schottky-barrier gate FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップ上に形成された複数のFETのVpを同一
にすることができるようにした半導体集積回路を提供す
る 【解決手段】 単位ゲート幅を有する単位FETの並列接
続で構成され、かつ隣同士のFETのゲート幅が異なる複
数のFETを、それらの導電層が独立した状態で、同一チ
ップ上に搭載した集積回路において、同一チップ上の全
てのFETを構成する単位FETの単位ゲート幅を同じにする
ことで、各FETのVpを同一にする事を特徴とする。
にすることができるようにした半導体集積回路を提供す
る 【解決手段】 単位ゲート幅を有する単位FETの並列接
続で構成され、かつ隣同士のFETのゲート幅が異なる複
数のFETを、それらの導電層が独立した状態で、同一チ
ップ上に搭載した集積回路において、同一チップ上の全
てのFETを構成する単位FETの単位ゲート幅を同じにする
ことで、各FETのVpを同一にする事を特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、単位ゲート幅を
有する単位FETが並列に接続されて構成されるFETを複数
個有する集積回路において、ゲート幅の大きな大電力用
FETとそれよりはゲート幅の小さい駆動用FETを 、それ
らの導電層が独立した状態で、同一チップ上に搭載した
半導体集積回路に関するものである。
有する単位FETが並列に接続されて構成されるFETを複数
個有する集積回路において、ゲート幅の大きな大電力用
FETとそれよりはゲート幅の小さい駆動用FETを 、それ
らの導電層が独立した状態で、同一チップ上に搭載した
半導体集積回路に関するものである。
【０００２】
【従来の技術】従来、このような大電力用FET及び駆動
用FETは、それぞれ１チップのディスクリートデバイス
として市販されており、これを回路基板上で接続して使
用していた。大電力用FET及び駆動用FETのゲート幅は、
使用周波数、必要電力によって変わってくるが、例え
ば、900MHz帯の携帯電話ではおおむね、大電力用FETで1
0mm前後、駆動用FETで3mm前後である。ところで、FETを
構成する単位FETの単位ゲート幅は、その必要となる全
ゲート幅により異なるのが普通である。以下、これにつ
いて説明する。図４（a)は、大電力用FETの例である。
図４(b)は図４(a)と同じ単位ゲート幅の単位FETで構成
した駆動用FETの例である。図４(b)では、M41,M42で示
した不必要領域が存在する。これは、必要なパッド領域
を確保する必要があるためである。この不必要領域は、
チップサイズの増大、すなわちコストの増加となる。従
って、この不必要領域は少なくする必要がある。そこ
で、必要なゲート幅、必要なパッド領域を確保した上で
その不必要領域を少なくするため、図４(c)に示すよう
に単位FETの単位ゲート幅を小さくしている。以上、説
明したように、大電力用FETと駆動用FETを構成する単位
FETの単位ゲート幅は異なるのが普通である。さて、こ
のような大電力用FET及び駆動用FETを１チップに集積す
る場合も同様に、大電力用FETと駆動用FETを構成する単
位FETの単位ゲート幅が異なるのが普通である。図４
で、C4１〜C43は半導体チップを、G41〜45はゲートパッ
ドを、D41〜48はドレインパッドを、S41〜48はソースパ
ッドをそれぞれ表している。
用FETは、それぞれ１チップのディスクリートデバイス
として市販されており、これを回路基板上で接続して使
用していた。大電力用FET及び駆動用FETのゲート幅は、
使用周波数、必要電力によって変わってくるが、例え
ば、900MHz帯の携帯電話ではおおむね、大電力用FETで1
0mm前後、駆動用FETで3mm前後である。ところで、FETを
構成する単位FETの単位ゲート幅は、その必要となる全
ゲート幅により異なるのが普通である。以下、これにつ
いて説明する。図４（a)は、大電力用FETの例である。
図４(b)は図４(a)と同じ単位ゲート幅の単位FETで構成
した駆動用FETの例である。図４(b)では、M41,M42で示
した不必要領域が存在する。これは、必要なパッド領域
を確保する必要があるためである。この不必要領域は、
チップサイズの増大、すなわちコストの増加となる。従
って、この不必要領域は少なくする必要がある。そこ
で、必要なゲート幅、必要なパッド領域を確保した上で
その不必要領域を少なくするため、図４(c)に示すよう
に単位FETの単位ゲート幅を小さくしている。以上、説
明したように、大電力用FETと駆動用FETを構成する単位
FETの単位ゲート幅は異なるのが普通である。さて、こ
のような大電力用FET及び駆動用FETを１チップに集積す
る場合も同様に、大電力用FETと駆動用FETを構成する単
位FETの単位ゲート幅が異なるのが普通である。図４
で、C4１〜C43は半導体チップを、G41〜45はゲートパッ
ドを、D41〜48はドレインパッドを、S41〜48はソースパ
ッドをそれぞれ表している。
【０００３】かかる従来の半導体集積回路に於いては、
各FETの単位ゲート幅が異なっているため、各FETの導電
層を形成するための注入条件やリセス条件を同一にした
場合、各FETのピンチオフ電圧（以降Vpと呼ぶ）が異な
ってしまう。Vpが異なる原因としては、単位ゲート幅の
違いにより狭チャネル効果の影響度が変わることや、リ
セス速度が単位ゲート幅により変わることなどが考えら
れる。
各FETの単位ゲート幅が異なっているため、各FETの導電
層を形成するための注入条件やリセス条件を同一にした
場合、各FETのピンチオフ電圧（以降Vpと呼ぶ）が異な
ってしまう。Vpが異なる原因としては、単位ゲート幅の
違いにより狭チャネル効果の影響度が変わることや、リ
セス速度が単位ゲート幅により変わることなどが考えら
れる。
【０００４】以上のようにVpが異なるFETを同一チップ
上に搭載する場合、Vpのプロセス的な管理を各FET毎に
行う必要が生じ、その管理作業が膨大になり半導体集積
回路のコストアップにつながるという問題がある。
上に搭載する場合、Vpのプロセス的な管理を各FET毎に
行う必要が生じ、その管理作業が膨大になり半導体集積
回路のコストアップにつながるという問題がある。
【０００５】また、FETの動作点を設定するための動作
点ゲート電圧（以降VgsQと呼ぶ）を各FET毎に設定する
必要が生じ、その制御回路が複雑になるという問題もあ
る。
点ゲート電圧（以降VgsQと呼ぶ）を各FET毎に設定する
必要が生じ、その制御回路が複雑になるという問題もあ
る。
【０００６】これを嫌って、FETの導電層を形成するた
めの注入条件やリセス条件を各FET毎に調整し、Vpを同
一にしようとした場合、プロセスの工程数が増えるため
コストが増大し、プロセス管理も困難になるというよう
な別の問題が生じてくる。
めの注入条件やリセス条件を各FET毎に調整し、Vpを同
一にしようとした場合、プロセスの工程数が増えるため
コストが増大し、プロセス管理も困難になるというよう
な別の問題が生じてくる。
【０００７】
【発明が解決しようとする課題】以上、述べたように、
単位ゲート幅を有する単位FETが並列に接続されて構成
されるFETを複数個有する集積回路において、各FETのVp
が異なるという欠点があった。そこで本願発明は、単位
ゲート幅を有する単位FETが並列に接続されて構成され
るFETを複数個有する集積回路において、各FETのVpを同
一にすることができ、しかもプロセス管理が困難になら
ず、FETの制御回路も複雑にならないようにした半導体
集積回路を提供することを目的としている。
単位ゲート幅を有する単位FETが並列に接続されて構成
されるFETを複数個有する集積回路において、各FETのVp
が異なるという欠点があった。そこで本願発明は、単位
ゲート幅を有する単位FETが並列に接続されて構成され
るFETを複数個有する集積回路において、各FETのVpを同
一にすることができ、しかもプロセス管理が困難になら
ず、FETの制御回路も複雑にならないようにした半導体
集積回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】かかる課題を解決するた
めに、この発明の半導体集積回路は、主表面に第１の領
域と第２の領域を有する半導体基板と、前記半導体基板
の前記第１の領域上に形成される第１の電界効果型トラ
ンジスタであって、複数の列からなるゲートを有し、か
つこの複数列の各ゲートは第１のゲート長及び第１のゲ
ート幅で設定され、かつこの複数の列からなるゲートは
第１の総ゲート幅を有する前記第１の電界効果型トラン
ジスタと、前記半導体基板の前記第２の領域上に形成さ
れる第２の電界効果型トランジスタであって、複数の列
からなるゲートを有し、かつこの複数列の各ゲートは前
記第１のゲート長と実質的に同一の第２のゲート長及び
前記第１のゲート幅と実質的に同一の第２のゲート幅で
設定され、かつこの複数の列からなるゲートは第１の総
ゲート幅より小さい第２の総ゲート幅を有する前記第２
の電界効果型トランジスタとを有することを特徴とす
る。また、この発明の半導体集積回路は、前記第１の電
界効果型トランジスタの前記複数列の前記各ゲート同士
が片側で共通接続されていて、この共通接続部に近接し
て前記主表面上に形成される第１の複数のソースパッド
及び第１の複数のゲートパッドと、前記第１の複数のソ
ースパッド及び前記第１の複数のゲート電極と対向し、
かつ前記複数列の前記各ゲートを介し前記主表面上に形
成される第１の複数のドレインパッドと、前記第２の電
界効果型トランジスタの前記複数列の前記各ゲート同士
が片側で共通接続されていて、この共通接続部に近接し
て、かつ前記第１の複数のドレインパッドに近接して前
記主表面上に形成される第２の複数のソースパッド及び
第２の複数のゲートパッドと、前記第２の複数のソース
パッド及び前記第２の複数のゲート電極と対向し、かつ
前記複数列の前記各ゲートを介し前記主表面上に形成さ
れ、かつ前記第１の複数のソースパッド及び前記第１の
複数のゲートパッドに近接して形成される第２の複数の
ドレインパッドとを有することを特徴とする。さらに、
この発明の半導体集積回路は、前記第１の複数のソース
パッドのうち前記第２の複数のドレインパッドに最も近
接しているソースパッドと、前記第２の複数のソースパ
ッドのうち前記第１の複数のドレインパッドに最も近接
しているソースパッドとを電気的に接続することを特徴
とする。
めに、この発明の半導体集積回路は、主表面に第１の領
域と第２の領域を有する半導体基板と、前記半導体基板
の前記第１の領域上に形成される第１の電界効果型トラ
ンジスタであって、複数の列からなるゲートを有し、か
つこの複数列の各ゲートは第１のゲート長及び第１のゲ
ート幅で設定され、かつこの複数の列からなるゲートは
第１の総ゲート幅を有する前記第１の電界効果型トラン
ジスタと、前記半導体基板の前記第２の領域上に形成さ
れる第２の電界効果型トランジスタであって、複数の列
からなるゲートを有し、かつこの複数列の各ゲートは前
記第１のゲート長と実質的に同一の第２のゲート長及び
前記第１のゲート幅と実質的に同一の第２のゲート幅で
設定され、かつこの複数の列からなるゲートは第１の総
ゲート幅より小さい第２の総ゲート幅を有する前記第２
の電界効果型トランジスタとを有することを特徴とす
る。また、この発明の半導体集積回路は、前記第１の電
界効果型トランジスタの前記複数列の前記各ゲート同士
が片側で共通接続されていて、この共通接続部に近接し
て前記主表面上に形成される第１の複数のソースパッド
及び第１の複数のゲートパッドと、前記第１の複数のソ
ースパッド及び前記第１の複数のゲート電極と対向し、
かつ前記複数列の前記各ゲートを介し前記主表面上に形
成される第１の複数のドレインパッドと、前記第２の電
界効果型トランジスタの前記複数列の前記各ゲート同士
が片側で共通接続されていて、この共通接続部に近接し
て、かつ前記第１の複数のドレインパッドに近接して前
記主表面上に形成される第２の複数のソースパッド及び
第２の複数のゲートパッドと、前記第２の複数のソース
パッド及び前記第２の複数のゲート電極と対向し、かつ
前記複数列の前記各ゲートを介し前記主表面上に形成さ
れ、かつ前記第１の複数のソースパッド及び前記第１の
複数のゲートパッドに近接して形成される第２の複数の
ドレインパッドとを有することを特徴とする。さらに、
この発明の半導体集積回路は、前記第１の複数のソース
パッドのうち前記第２の複数のドレインパッドに最も近
接しているソースパッドと、前記第２の複数のソースパ
ッドのうち前記第１の複数のドレインパッドに最も近接
しているソースパッドとを電気的に接続することを特徴
とする。
【０００９】
【発明の実施の形態】第１の実施の形態 以下、図面を参照して、この発明の半導体集積回路を幾
つかの実施の形態に基づき説明する。尚、図１〜図４
は、この発明が理解できる程度に形状や寸法、位置関係
は、概略的に示してあるに過ぎない。
つかの実施の形態に基づき説明する。尚、図１〜図４
は、この発明が理解できる程度に形状や寸法、位置関係
は、概略的に示してあるに過ぎない。
【００１０】図１は、本発明の半導体集積回路の第１の
実施の形態を示す平面図である。半導体チップC1上にゲ
ート幅が異なる２つのFETであるF11,12を、それらの導
電層が独立した状態で、かつそれぞれのゲートパッド同
士G11〜13とG14、ドレインパッド同士D11〜14とD15,1
6、ソースパッド同士S11〜14とS15,16が同じ向きになる
ように配置されている。さらに、F11とF12は同じVpにな
るように、同一の単位ゲート幅を有する（L11=L12）単
位FETの並列接続で構成されている。
実施の形態を示す平面図である。半導体チップC1上にゲ
ート幅が異なる２つのFETであるF11,12を、それらの導
電層が独立した状態で、かつそれぞれのゲートパッド同
士G11〜13とG14、ドレインパッド同士D11〜14とD15,1
6、ソースパッド同士S11〜14とS15,16が同じ向きになる
ように配置されている。さらに、F11とF12は同じVpにな
るように、同一の単位ゲート幅を有する（L11=L12）単
位FETの並列接続で構成されている。
【００１１】以上のように、第１の実施の形態によれ
ば、同一チップ内に搭載された全てのFETの単位ゲート
幅を同じにしたため、各FETのVpが同一になるような半
導体集積回路が提供できる。
ば、同一チップ内に搭載された全てのFETの単位ゲート
幅を同じにしたため、各FETのVpが同一になるような半
導体集積回路が提供できる。
【００１２】図２は、本発明の半導体集積回路の第２の
実施の形態を示す平面図である。半導体チップC2上にゲ
ート幅が異なる２つのFETであるF21,22を、それらの導
電層が独立した状態で、かつ隣同士のFETの向きを180度
反転して並べ、隣同士のFETとはゲートパッド同士G21〜
23とG24、ドレインパッド同士D21〜24とD25,26、ソース
パッド同士S21〜24とS25,26が反対の向きに配置されて
いる。さらに、F21とF22は同じVpになるように、同一の
単位ゲート幅を有する（L21=L22）単位FETの並列接続で
構成されている。
実施の形態を示す平面図である。半導体チップC2上にゲ
ート幅が異なる２つのFETであるF21,22を、それらの導
電層が独立した状態で、かつ隣同士のFETの向きを180度
反転して並べ、隣同士のFETとはゲートパッド同士G21〜
23とG24、ドレインパッド同士D21〜24とD25,26、ソース
パッド同士S21〜24とS25,26が反対の向きに配置されて
いる。さらに、F21とF22は同じVpになるように、同一の
単位ゲート幅を有する（L21=L22）単位FETの並列接続で
構成されている。
【００１３】以上のように、第２の実施の形態によれ
ば、同一チップ内に搭載された全てのFETの単位ゲート
幅を同じにしたため、各FETのVpが同一になり、さらに
隣同士のFETの向きを180度反転して並べることにより隣
同士のFETの入力であるゲートパッドと出力であるドレ
インパッドが同じ方向を向いているため、各FET間の整
合回路や結合回路が作り易い半導体集積回路が提供でき
る。
ば、同一チップ内に搭載された全てのFETの単位ゲート
幅を同じにしたため、各FETのVpが同一になり、さらに
隣同士のFETの向きを180度反転して並べることにより隣
同士のFETの入力であるゲートパッドと出力であるドレ
インパッドが同じ方向を向いているため、各FET間の整
合回路や結合回路が作り易い半導体集積回路が提供でき
る。
【００１４】図３は、本発明の半導体集積回路の第３の
実施の形態を示す平面図である。本実施の形態は第２の
実施の形態のように配置されたFETであるところのF31,3
2において、その間に各FETのソースパッドS34とS35を接
続したシールドパターンSL1が配置されている。さら
に、F31とF32は同じVpになるように、同一の単位ゲート
幅を有する（L31=L32）単位FETの並列接続で構成されて
いる。ここで本実施の形態に於いては、第２の実施の形
態のように配置されたFETに対して適用しているが、第
１の実施の形態のように配置されたFETに対しても適用
できる。
実施の形態を示す平面図である。本実施の形態は第２の
実施の形態のように配置されたFETであるところのF31,3
2において、その間に各FETのソースパッドS34とS35を接
続したシールドパターンSL1が配置されている。さら
に、F31とF32は同じVpになるように、同一の単位ゲート
幅を有する（L31=L32）単位FETの並列接続で構成されて
いる。ここで本実施の形態に於いては、第２の実施の形
態のように配置されたFETに対して適用しているが、第
１の実施の形態のように配置されたFETに対しても適用
できる。
【００１５】以上のように、第３の実施の形態によれ
ば、同一チップ内に搭載された全てのFETの単位ゲート
幅を同じにしたため、各FETのVpが同一になり、さらに
隣同士のFETの間に、各FETのソースパッドを接続したシ
ールドパターンが配置されているため、各FET間アイソ
レーションおよびシールド効果が高まり、サイドゲート
効果や発振等の悪影響を少ない半導体集積回路が提供で
きる。
ば、同一チップ内に搭載された全てのFETの単位ゲート
幅を同じにしたため、各FETのVpが同一になり、さらに
隣同士のFETの間に、各FETのソースパッドを接続したシ
ールドパターンが配置されているため、各FET間アイソ
レーションおよびシールド効果が高まり、サイドゲート
効果や発振等の悪影響を少ない半導体集積回路が提供で
きる。
【００１６】ここで上述した第１〜第３の実施の形態に
於いては、半導体チップ上には２つのFETが配置された
構成になっているが、FETの数は２つ以上の複数個であ
れば何個でもよく、またFET以外の抵抗やキャパシタ等
の他のエレメントが併せて配置されている場合にでも適
用できる。
於いては、半導体チップ上には２つのFETが配置された
構成になっているが、FETの数は２つ以上の複数個であ
れば何個でもよく、またFET以外の抵抗やキャパシタ等
の他のエレメントが併せて配置されている場合にでも適
用できる。
【００１７】
【発明の効果】以上詳細に説明したように、この発明の
第１の実施の形態の半導体集積回路によれば、単位FET
の並列接続で構成され、かつ隣同士のFETのゲート幅が
異なる複数のFETを、それらの導電層が独立した状態
で、同一チップ上に搭載する場合に於いて、チップ上の
全てのFETのVpを同一にすることができ、しかもプロセ
ス管理が困難にならず、FETの制御回路も複雑にならな
いという効果がある。
第１の実施の形態の半導体集積回路によれば、単位FET
の並列接続で構成され、かつ隣同士のFETのゲート幅が
異なる複数のFETを、それらの導電層が独立した状態
で、同一チップ上に搭載する場合に於いて、チップ上の
全てのFETのVpを同一にすることができ、しかもプロセ
ス管理が困難にならず、FETの制御回路も複雑にならな
いという効果がある。
【００１８】また、この発明の第２の実施の形態の半導
体集積回路によれば、単位FETの並列接続で構成され、
かつ隣同士のFETのゲート幅が異なる複数のFETを、それ
らの導電層が独立した状態で、同一チップ上に搭載する
場合に於いて、チップ上の全てのFETのVpを同一にする
ことができ、しかも各FET間の整合回路や結合回路が作
り易いという効果がある。
体集積回路によれば、単位FETの並列接続で構成され、
かつ隣同士のFETのゲート幅が異なる複数のFETを、それ
らの導電層が独立した状態で、同一チップ上に搭載する
場合に於いて、チップ上の全てのFETのVpを同一にする
ことができ、しかも各FET間の整合回路や結合回路が作
り易いという効果がある。
【００１９】また、この発明の第３の実施の形態の半導
体集積回路によれば、単位FETの並列接続で構成され、
かつ隣同士のFETのゲート幅が異なる複数のFETを、それ
らの導電層が独立した状態で、同一チップ上に搭載する
場合に於いて、チップ上の全てのFETのVpを同一にする
ことができ、しかも各FET間アイソレーションおよびシ
ールド効果が高まり、サイドゲート効果や発振等の悪影
響を防げるという効果がある。
体集積回路によれば、単位FETの並列接続で構成され、
かつ隣同士のFETのゲート幅が異なる複数のFETを、それ
らの導電層が独立した状態で、同一チップ上に搭載する
場合に於いて、チップ上の全てのFETのVpを同一にする
ことができ、しかも各FET間アイソレーションおよびシ
ールド効果が高まり、サイドゲート効果や発振等の悪影
響を防げるという効果がある。
【図１】本発明の半導体集積回路の第１の実施の形態を
示す平面図である。
示す平面図である。
【図２】本発明の半導体集積回路の第２の実施の形態を
示す平面図である。
示す平面図である。
【図３】本発明の半導体集積回路の第３の実施の形態を
示す平面図である。
示す平面図である。
【図４】従来の半導体集積回路を示す平面図である。
C1〜3 ：半導体チップ F11〜F42 ：FET L11〜L42 ：FETの単位ゲート幅 G11〜G44 ：ゲートパッド D11〜D46 ：ドレインパッド S11〜S46 ：ソースパッド SL1 ：シールドパターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 幸太郎 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (3)
- 【請求項１】 主表面に第１の領域と第２の領域を有す
る半導体基板と、 前記半導体基板の前記第１の領域上に形成される第１の
電界効果型トランジスタであって、複数の列からなるゲ
ートを有し、かつこの複数列の各ゲートは第１のゲート
長及び第１のゲート幅で設定され、かつこの複数の列か
らなるゲートは第１の総ゲート幅を有する前記第１の電
界効果型トランジスタと、 前記半導体基板の前記第２の領域上に形成される第２の
電界効果型トランジスタであって、複数の列からなるゲ
ートを有し、かつこの複数列の各ゲートは前記第１のゲ
ート長と実質的に同一の第２のゲート長及び前記第１の
ゲート幅と実質的に同一の第２のゲート幅で設定され、
かつこの複数の列からなるゲートは第１の総ゲート幅よ
り小さい第２の総ゲート幅を有する前記第２の電界効果
型トランジスタとを有することを特徴とする半導体集積
回路。 - 【請求項２】 前記第１の電界効果型トランジスタの前
記複数列の前記各ゲート同士が片側で共通接続されてい
て、この共通接続部に近接して前記主表面上に形成され
る第１の複数のソースパッド及び第１の複数のゲートパ
ッドと、 前記第１の複数のソースパッド及び前記第１の複数のゲ
ート電極と対向し、かつ前記複数列の前記各ゲートを介
し前記主表面上に形成される第１の複数のドレインパッ
ドと、 前記第２の電界効果型トランジスタの前記複数列の前記
各ゲート同士が片側で共通接続されていて、この共通接
続部に近接して、かつ前記第１の複数のドレインパッド
に近接して前記主表面上に形成される第２の複数のソー
スパッド及び第２の複数のゲートパッドと、 前記第２の複数のソースパッド及び前記第２の複数のゲ
ート電極と対向し、かつ前記複数列の前記各ゲートを介
し前記主表面上に形成され、かつ前記第１の複数のソー
スパッド及び前記第１の複数のゲートパッドに近接して
形成される第２の複数のドレインパッドとを有すること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第１の複数のソースパッドのうち前
記第２の複数のドレインパッドに最も近接しているソー
スパッドと、前記第２の複数のソースパッドのうち前記
第１の複数のドレインパッドに最も近接しているソース
パッドとを電気的に接続することを特徴とする請求項２
記載の半導体集積回路。
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