JPH02270342A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に、ダイシ
ング領域の段差部に配線材料を枠状に残存させるように
した半導体装置の製造方法に関する。

［従来の技術］ 半導体材料からなるウェハ上には、薄膜形成。

パターン露光およびエツチングを含むパターン形成工程
、イオン打込みおよび熱拡散などを含む不純物形成工程
等からなるウェハプロセスを経て多数の素子またはＩＣ
チップが形成される。これらの素子またはＩＣチップは
ダイシングと呼ばれる工程によって個々のベレットに分
離される。この分離のための領域をダイシングラインま
たはダイシング領域と呼ぶ。

第６図はダイシングラインが形成されたウェハを示す図
である。第６図を参照して、ダイシングラインＤＬはウ
ェハ１上に互いに直交する２方向に所定間隔ごとに形成
されている。

第７図は第６図に示す領域■の拡大断面を示す図である
。−殻内に、ダイシング領域ＤＬの幅Ｗは５０〜１００
μｍであり、深さＤは３〜１０μｍである。ダイシング
領域ＤＬは金属の回転刃よって切削される領域であるの
で、この領域にはＩＣとしての素子（以下、機能素子と
称する）は形成されないが、機能素子をテストするため
のテスト素子３０またはマスク合わせのためのアライメ
ントマーク４０が形成される。

テスト素子３０は半導体チップとなる領域ＳＡに形成さ
れる機能素子２０と同時にダイシング領域ＤＬに形成さ
れる。テスト素子３０は機能素子２０と同一のものであ
り、機能素子２０が正常に機能するか否かをチエツクす
るために用いられる。

テスト素子３０および機能素子２０はたとえばＭＯＳト
ランジスタである。テスト素子３０上には層間絶縁膜５
０が形成されている。層間絶縁膜５０上には配線層６０
を介してテスト素子３０と電気的に接続された電極パッ
ド７０が形成されている。この電極パッド７０にテスタ
（図示せず）の接触子を当てることにより、テスト素子
３０をテストすることができる。

実開昭６３−１００８３７号公報には、回路の要素とし
てのＭＯＳトランジスタとこのＭＯＳトランジスタの特
性検査用のチエツクトランジスタが同一の基板上に形成
されたＭＯ３半導体装置が開示されている。

第８Ａ図ないし第８Ｊ図はこの発明の背景となるテスト
素子形成方法を説明するための図である。

第８Ａ図ないし第８Ｊ図は第７図に示す線■−■に沿う
断面を示している。第８Ａ図を参照して、まず、素子を
電気的に分離するための分離酸化膜２１．２２が半導体
チップ領域ＳＡとダイシング領域ＤＬ内のテスト素子形
成領域ＴＥに形成される。ダイシング領域ＤＬに設けら
れた分離酸化膜２１はテスト素子のためのものであり、
半導体チップ領域ＳＡに設けられた分離酸化膜２２は機
能素子のためのものである。

次に、第８Ｂ図を参照して、半導体基板１の露出面にゲ
ート酸化膜として用いられる膜厚の薄いシリコン酸化膜
３１．３２が形成される。

次に、第８Ｃ図を参照して、多結晶シリコン膜４が分離
酸化膜２１．２２およびゲート酸化膜３１．３２上に形
成される。次に、たとえばネガ型のフォトレジスト膜が
多結晶シリコン膜４上に形成される。次に、このフォト
レジスト膜はマスクを介して露光され、次に、°現像に
より第８Ｃ図に示すフォトレジストパターン５１．５２
が得られる。

フォトレジストパターン５１．５２はゲート電極が形成
されるべき領域に形成されている。次に、フォトレジス
トパターン５１．５２をマスクとして多結晶シリコン膜
４をエツチングすることにより、第８Ｄ図に示すテスト
素子のためのゲート電極４１と機能素子のためのゲート
電極４２とが得られる。

次に、第８Ｅ図を参照して、ゲート電極４１゜４２およ
び分離酸化膜２１．２２をマスクとして、イオン注入法
により、不純物イオン６が導入される。この結果、第８
Ｆ図に示す不純物拡散層７１゜７２および７３が形成さ
れる。不純物拡散層７１はテスト素子のソース・ドレイ
ンであり、不純物拡散層７２は機能素子のソース・ドレ
インである。

次に、第８Ｇ図を参照して、半導体基板１全面に層間絶
縁膜８が形成される。次に、層間絶縁膜８上にたとえば
ネガ型のフォトレジスト膜が形成される。このフォトレ
ジスト膜は所定のマスクを介して露光され、現像される
。この結果、第８Ｇ図に示すように、ゲー１［極４１，
４２の端部から分離酸化膜２１．２２まで延びるフォト
レジストパターン９が得られる。次に、このフォトレジ
ストパターン９をマスクとして層間絶縁膜８をエツチン
グすることにより、第８Ｈ図に示すテスト素子のための
層間絶縁膜８１および機能素子のための層間絶縁膜８２
が得られる。この工程で、ゲート電極４１．４２にはそ
れぞれコンタクト領域１０１．１０２が形成される。

次に、第８１図を参照して、層間絶縁膜８１゜８２が形
成された半導体基板１の主面全面にスパツタリング法に
よりＡｆｌ膜１１が形成される。次に、このＡｌｌｌｌ
膜上１上とえばネガ型のフォトレジスト膜が形成される
。次に、このフォトレジスト膜は所定のマスクを介して
露光され、現像される。これにより、不必要なフォトレ
ジスト膜が除去される。この結果、第８■図に示すよう
なレジストパターン１２１，１２２が得られる。このレ
ジストパターン１２１および１２２は配線層形成領域に
形成されている。次に、フォトレジストパターン１２１
および１２２をマスクとして用いてＡｌｌ膜１１に異方
性エツチングを施す。異方性エツチングの結果、Ａ悲膜
１１はフォトレジスト膜１２１および１２２で被覆され
た部分を除き除去される。しかしながら、ダイシング領
域ＤＬにおいて段差部８０ａ、８０ｂ、８０ｃおよび８
０ｄにはエツチング方向に対してＡｌｌ膜が厚く形成さ
れているので、第８１図に示すように、段差部８０ａ〜
８０ｄにはＡｌｌ薄片１６がエツチングされずに残る。

ここで、段差部８０ａおよび８０ｄはダイシング領域Ｄ
Ｌと半導体チップ領域ＳＡとの境界部であり、段差部８
０ｂおよび８０ｃはダイシング領域ＤＬ内におけるテス
ト素子形成領域ＴＥの端部である。次に、フォトレジス
ト膜１２１および１２２が除去され、ＡＡ配線層１１１
および１１２が得られる。

［発明が解決しようとする課題］ Ａｌｌ薄片１６は段差部８０ａ〜８０ｄに確実に付着し
ているわけではないので、ＡｆＬ薄片１６は飛散しやす
い。Ａｍ薄片１６が半導体チップ領域ＳＡにおける配線
層１１２に付着すると、Ａ【配線１１２と他の配線層あ
るいは電極パッドと短絡するような不良が半導体装置に
生ずる。この結果、半導体装置の生産における歩留りの
低下および信頼性の低下が起きるという問題点があった
。

それゆえに、この発明の目的は、信頼性の高い半導体装
置を高い歩留りで供給することである。

［課題を解決するための手段］ この発明は複数の半導体チップ形成領域と、複数の半導
体チップ形成領域を個々のチップに分離するためのダイ
シング領域と、ダイシング領域を挾んで対向する半導体
チップ形成領域に形成された少なくとも１つの段差領域
とを有する半導体ウェハを用いて半導体装置を製造する
方法である。

この発明にかかる半導体装置の製造方法は、１つの半導
体チップ形成領域からダイシング領域を介して対向する
半導体チップ形成領域に延び、かつ少なくとも１つの段
差領域上に横たわる導電層を形成するステップと、少な
くとも１つの段差領域において導電層をレジスト膜で被
覆するステップと、レジスト膜をパターニングするステ
ップと、レジスト膜をマスクとして導電層をエツチング
し、少なくとも１つの段差領域上にのみ導電層を残すス
テップとを備える。

［作用］ この発明においては、ダイシング領域における段差部に
存在する導電層をエツチングすることなく、そのまま残
すことにより、信頼性の高い半導体装置を高い歩留りで
供給することができる。

［発明の実施例］ 以下、この発明の一実施例のテスト素子形成工程につい
て説明する。このテスト素子形成工程は、半導体基板１
の全表面上にスパッタリングによりＡＮ膜１１を形成す
る工程までは、上述した背景技術と同様であるので、第
８Ａ図ないし第８Ｈ図に対応する工程の説明は省略する
。

第１Ａ図は、第８１図に対応する図である。第１Ａ図を
参照して、フォトレジストパターンは配線層形成領域の
ほか、段差部８０ａないし８０ｄにも形成される。参照
番号１２１および１２２は配線層形成領域に形成された
フォトレジストパターンを、参照番号１３１および１３
２は段差部８０ａないし８０ｄに形成されたフォトレジ
ストパターンを示している。段差部８０ａおよび８０ｄ
はダイシング領域ＤＬと半導体チップ領域ＳＡとの境界
部であり、段差部８０ｂおよび８０ｃはダイシング領域
ＤＬ内におけるテスト素子形成領域ＴＥの端部である。

段差部上のフォトレジスト膜１３１および１３２は、層
間絶縁膜８１および８２のエツジから１〜１０μｍだけ
離れた位置まで延在するように形成されている。次に、
フォトレシスト膜１２１，１２２．１３１および１３２
をマスクとしてＡｒＬ膜１１に対して異方性エツチング
が施され、Ａｉ膜１１は選択的に除去される。

エツチング方向に厚い段差部は、エツチングの対象では
ないので、エツチング終了時点において第８１図に示す
ようなＡＱ膜の薄片が残ることはない。

次に、第１Ｂ図を参照して、フォトレジスト膜１２１．
１２２．１３１および１３２が除去される。この結果、
Ａｌ配線パターン１１１および１１２の他に、層間絶縁
１１８１および８２の端部における段差部を覆うＡＱ枠
１１３および１１４が得られる。このようにして、Ａｌ
ｌ枠１１３および１１４はフォトレジスト膜をマスクと
してエツチング処理により段差部にのみ正確に形成され
ており、かつその幅Ｗａは２〜２０μｍである。Ａα枠
１１３および１１４は飛散することがない。というのは
、ＡＣ枠は層間絶縁膜の上面から側部周囲を経て半導体
基板１まで延びる大きな領域で段差部８０ａ〜８０ｄに
付着しているからである。

したがって、Ａｌｌ配線間の短絡に起因して生じる半導
体装置の不良化は防止される。

ところで、ダイシング領域ＤＬが第１Ｂ図に示す状態の
ままでは、ダイシングの際にＡＱ枠が回転刃によって飛
散ってしまい、それにより次のような問題が生じる。

第２図は金属の回転刃でダイシングするときのウェハと
回転刃との関係を示す図である。第２図を参照して、回
転刃９０は軸９５のまわりに回転する。回転刃９０はＮ
ｉ合金に４〜６μｍφの多数のダイヤモンドを埋込んだ
ものであり、幅Ｗｂは３０ｐｍ、直径Ｗｄは５０〜６０
ｍｍである。

回転刃９０によってダイシング領域ＤＬをダイシングす
るとき、Ａ（枠１１３は切削される。この結果、ダイヤ
モンドが埋込まれた回転刃にＡｆＬによって目詰まりが
生じることにより、切削抵抗が大きくなり、回転刃が破
損してしまう。

次に、このような１８１題点を解／ｒ４シたこの発明の
さらに好ましい実施例について説明する。

第３Ａ図および第３Ｂ図に示す工程は、第１Ｂ図の工程
に続いて行なわれる。第３Ａ図を参照して、基板全面に
プラズマＣＶＤ法を用いて窒化膜１４が形成される。窒
化膜１４はＩＣチップの表面を保護するためのパッシベ
ーション膜テある。

次に、たとえばネガ型のフォトレジスト膜が窒化膜１４
上に形成される。次に、フォトレジスト膜は所定のフォ
トマスクを介して露光され、さらに現像される。この結
果、露光領域以外のフォトレジスト膜は除去され、半導
体チップ領域ＳＡ上に形成されたフォトレジストパター
ン１５２およびへΔ枠を被覆するレジストパターン１５
１が形成される。このＡＱ枠を被覆するためのレジスト
パターン１５１は効果的な被覆のためにＡ１１枠１１３
のエツジより外側に２μｍ以上幅広く形成することが望
ましい。

次に、第３Ｂ図を参照して、レジストパターン１５１お
よび１５２をマスクとして窒化膜１４は選択的に除去さ
れる。この結果、Ａ１砕１１３は窒化膜１４１で完全に
覆われる。ＡＱ、枠１１３は硬い窒化膜で被覆されてい
るので、回転刃９０で切断したとき、上記目詰まりは生
しない。したがって、回転刃の寿命を伸ばすことができ
る。

第４Ａ図ないし第４Ｆ図はこの発明の他の実施例のアラ
イメントマーク形成工程を示す断面図である。アライメ
ントマークは上述の機能素子およびテスト素子の形成と
並行して形成される。

第４Ａ図を参照して、分離酸化膜２１および２２がダイ
シング領域ＤＬおよび半導体チップ領域ＳＡに形成され
る。次に、半導体基板１の全面に多結晶シリコン膜４が
形成される。次に、フォトレジスト膜が形成され、予め
定めるアライメントマークに対応するパターン５３にパ
ターニングされる。次に、フォトレジストパターン５３
をマスクとして多結晶シリコン膜４がエツチングされ、
その結果、第４Ｂ図に示すアライメントマーク４３が得
られる。

次に、第４Ｃ図を参照して、半導体基板１の全面に層間
絶縁膜８か形成される。次に、層間絶縁膜８上にフォト
レジスト膜が形成され、アライメントマーク形成領域Ａ
Ｍを被覆するようにパターニングされる。それにより、
フォトレジストパターン９が得られる。次に、フォトレ
ジストパターン９をマスクとして層間絶縁膜８がエツチ
ングされ、第４Ｄ図に示すような層間絶縁膜８２および
８３が得られる。

次に、第４Ｅ図を参照して、半導体基板１の全面にＡｉ
膜１１が形成される。次に、このＡｌ膜１１上にフォト
レジスト膜が形成される。次に、このフォトレジスト膜
のうち、段差部８０ｅ、　８０ｆ、８０ｇおよび８０ｈ
以外の部分が除去され、それにより、フォトレジストパ
ターン１３２および１３３が得られる。次に、フォトレ
ジストパターン１３２および１３３をマスクとしてＡｌ
ｌ膜１１がエツチングされる。この結果、第４Ｆ図に示
すＡｌ枠１１４および１１５が得られる。

アライメントマーク形成領域ＡＭのＡ【枠１１５は、そ
の後の工程で窒化膜により被覆される。

したがって、ダイシング領域ＤＬが切断されたとき、Ａ
Ｑ、枠１１５は回転刃の切削に支障をきたすことはない
。

第５図はこのようなグイシング工程によって得られる半
導体装置の外観を示す図である。半導体装置１００の側
面には、Ａｍ枠１１４が付着している。

なお、上述の実施例では、フォトレジストとしてネガ型
のものを用いたが、ポジ型のものであっでもよい。また
、上述の実施例では、Ａｉ配線層を形成する場合につい
て説明したが、Ａｆｌ以外の配線層にも適用することが
できる。

［発明の効果］ 以上のように、この発明によれば、ダイシング領域の段
差部上に導電層を確実に残すため、導電層は段差部から
剥がれることはない。したがって、高信頼性の半導体装
置を高い歩留りで得ることが　　　　−できる。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図はこの発明の一実施例が適用さ
れたテスト素子形成工程を説明するための断面図である
。第２図はダイシング領域をダイシングするときの回転
刃とダイシング領域との位置関係を示す図である。第３
Ａ図および第３Ｂ図はこの発明のさらに好ましい実施例
を説明するための断面図である。第４八図ないし第４Ｆ
図はこの発明の他の実施例が適用されたアライメントマ
ーク形成工程を説明するための断面図である。第５図は
この発明の一実施例に従って製造された半導体装置を示
す外観斜視図である。第６図はダイシングラインが形成
されたウェハを示す外観斜視図である。第７図は第６図
に示す領域■の拡大断面図である。第８Ａ図ないし第８
Ｊ図はこの発明の背景となるテスト素子形成方法を説明
するための断面図である。 図において、１は半導体基板、１１はＡｌｌ膜、８０ａ
、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆ、８０ｇお
よび８０ｈは段差部、１１３，１１４．１１５はＡ之枠
、１３１，１３２および１３３は段差部上に形成された
レジスト膜、ＤＬはダイシング領域、ＳＡは半導体チッ
プ領域を示す。 なお、図中、同一符号は同一または相当する部分を示す
。 ＄２図 Ｌ 第４Ｄ図 第４Ｅ図 第４Ｆ図 第５図 １００　：先導体装置 ＋１４　ｒＡｌ乎

Claims (1)

1. 【特許請求の範囲】 複数の半導体チップ形成領域と、前記複数の半導体チッ
   プ形成領域を個々のチップに分離するためのダイシング
   領域と、前記ダイシング領域を挾んで対向する半導体チ
   ップ形成領域に形成された少なくとも１つの段差領域と
   を有する半導体ウェハを用いて半導体装置を製造する方
   法であって、１つの半導体チップ形成領域から前記ダイ
   シング領域を介して対向する半導体チップ形成領域に延
   び、かつ前記少なくとも１つの段差領域上に横たわる導
   電層を形成するステップと、 前記少なくとも１つの段差領域において前記導電層をレ
   ジスト膜で被覆するステップと、 前記レジスト膜をパターニングするステップと、前記レ
   ジスト膜をマスクとして前記導電層をエッチングし、前
   記少なくとも１つの段差領域上にのみ導電層を残すステ
   ップとを含む、半導体装置の製造方法。