JPH02250349A

JPH02250349A - 半導体装置の製造方法およびそれに用いる半導体ウエハ

Info

Publication number: JPH02250349A
Application number: JP1070628A
Authority: JP
Inventors: Takashi Shibata; 柴田　隆嗣; Takanobu Ihara; 伊原　隆伸
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-24
Filing date: 1989-03-24
Publication date: 1990-10-08
Anticipated expiration: 2012-09-24
Also published as: JP2655910B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置の製造技術に関し、特に半導体ウ
ェハのスクライビング領域に形成されたしきい値電圧（
ｖｔｈ）測定用のダミーＭＯＳトランジスタ（以下、ダ
ミーＭＯ３という）に適用して有効な技術に関するもの
である。

〔従来の技術〕

近年、半導体装置における素子の微細化、並びに高集積
化に伴い、従来のウェットプロセスに置き換わり、微細
加工プロセスのドライ化が行われている。しかし、微細
化の一層の進展により、ドライプロセスがもつ問題点も
顕著なものとなりつつある。例えば、フォトレジストマ
スク（以下、レジストという）の剥離工程も酸素プラズ
マを用いたドライプロセスが一般的に行われているが、
このようなプラズマ中に半導体ウェハを投入して処理す
るドライプロセスにおいては、イオンや自由電子等の荷
電粒子によりチャージアップ現象が発生し、半導体装置
の特性の劣化や製造歩留りの低下等、様々な問題が生じ
ている。ドライエツチング時におけるゲート絶縁膜破壊
は、月刊セミコンダクタワールド（Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ　Ｗｏｒｌｄ）、１９８７年１１月号、Ｐ３１
〜３７に記載されている。

ところで、半導体ウェハの表面には、半導体チップを樹
脂によりモールドする際、この樹脂による応力を緩和す
る観点等から、例えば−層目にプラズマシリコン窒化（
Ｐ−３ｉＮ）膜、二層目にポリイミド膜というように複
数の表面保護膜（以下、保護膜という）を堆積形成して
いる。

しかし、半導体ウェハのスクライブ領域におけるポリイ
ミド膜は、ダイシングに際して、ブレード目づまりの原
因になることから予め除去するようになっている。

一方、このスクライビング領域にＶｔｈを測定するため
のダミーＭＯ３が形成された半導体ウェハにおいては、
このダミーＭＯ３の各電極を引き出すためのポンディン
グパッド（以下、パッドという）を露出させる必要があ
るため、ポリイミド膜の下ＭのＰ−３ｉＮ膜のパッド部
分をエツチング除去するようになっている。

このようなスクライビング領域における保護膜の除去は
、従来、ポリイミド膜、Ｐ−３ｉＮ膜毎にガラスマスク
を用意して、それぞれに対してレジスト塗布、露光、現
像、エツチング、レジスト除去といった一連の処理を施
していた。しかし、このような方法によると製造時間お
よび工数が大となる問題があった。

そこで、本発明者は、特願昭６３−５５４４３号に記載
されているように、スクライビング領域における保護膜
のエツチング除去方法として以下のような方法を行った
。

すなわち、まず、ポリイミド膜をエツチングするための
レジスト膜をパターン形成し、そのレジストパターンを
マスクにしてスクライビング領域におけるポリイミド膜
をエツチング除去する。

次に、ポリイミド膜を除去するためのレジストパターン
と、上記エツチング処理後に残存したポリイミド膜とを
マスクにして、ポリイミド膜の下層のＰ−３ｉＮ膜をド
ライエツチング法によりエツチング除去する。このため
、スクライビング領域におけるＰ−３ｉＮ膜も全て除去
される。

最後に、レジスト膜を酸素プラズマ中でアッシング除去
する。

〔発明が解決しようとする課題〕

ところが、ポリイミド膜を除去するためのレジスト膜と
、残存したポリイミド膜とをマスクにしてスクライビン
グ領域におけるＰ−３ｉＮ膜をエツチング除去する従来
の技術においては、ダミーＭＯ３の上層に保護膜が残存
しないため、例えばＰ−３ｉＮ膜のドライエツチング時
やレジスト膜のプラズマ中におけるアッシング除去時に
、ダミーＭＯ３がプラズマ中の荷電粒子から受ける影響
が大となり、ダミーＭＯ３のＶｔｈが大幅にシフトして
しまう問題が生じることを本発明者は見出した。

本発明は上記課題に着目してなされたものであり、その
目的は、半導体装置の製造工程中に、スクライビング領
域に形成されたダミーＭＯ３のＶ、ｈが大幅に変動して
しまうことを防止することによって、信頼性の高い半導
体装置を得ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、半導体ウェハの段階で、そのスクライビング
領域にしきい値電圧測定用のグミーＭＯＳトランジスタ
を備える半導体装置の製造方法であって、前記ダミーＭ
ＯＳトランジスタの上層にダミーＭＯＳトランジスタの
ソース電極に接続された導体遮へい層を形成した後、前
記半導体ウニへの表面に複数の表面保護膜を形成し、さ
らに前記スクライビング領域における複数の表面保護膜
を除去する工程を含む半導体装置の製造方法である。

〔作用〕

上記した手段によれば、半導体装置の製造工程中におけ
る、例えばスクライビング領域における保護膜のドライ
エツチングによる除去、あるいは保護膜を除去するため
に塗布したレジスト膜のプラズマ中での除去の際に、導
体遮へい層によってグミ−ＭＯ５がプラズマ中の荷電粒
子から保護されるとともに、その際生じた電荷等が導体
遮へい層を介してソース側へ除去されるため、この荷電
粒子に起因するグミ−ＭＯ３のＶｔｈの大幅な変動が防
止される。

〔実施例〕

第１図は本発明の一実施例である半導体装置の製造方法
に用いる半導体ウェハの要部断面図、第２図はこの半導
体ウェハのスクライビング領域におけるグミ−ＭＯ３の
拡大平面図、第３図はこの半導体ウェハを示す全体平面
図、第４図（ａ）〜（ｆ）はこの半導体装置の製造方法
を示す半導体ウェハの要部断面図である。

第３図に示す本実施例の半導体装置の製造方法に用いる
半導体ウェハ（以下、ウェハという）１は、例えばｐ形
のシリコン（Ｓｉ）単結晶からなり、その主面上には複
数のチップ領域Ａがスクライビング領域Ｂを隔てて格子
状に配置されている。

各チップ領域Ａには、例えばマスクＲＯＭが構成されて
いる。

また、スクライビング領域Ｂには、後述するようにマス
クＲＯＭを構成するＭＯＳのｖｔｈを測定するためのグ
ミ−ＭＯＳ　２が複数形成されている。

なお、スクライビング領域Ｂの幅は、例えば約１６０μ
ｍである。

第１図に示すように、チップ領域Ａにおけるウェハ１に
おいて、二酸化ケイ素（Ｓｉｎ２）等からなるフィール
ド酸化膜３に囲まれたｎウェル４ａ上にはＬ　Ｄ　Ｄ　
（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有
する９ＭＯ３５が形成されている。また、ウェハ１のｐ
ウェル６ａ上にはＬＤＤ構造を有するｎＭ。

９ＭＯ３５とｎＭＯ３７とによって０Ｍ０３回路が構成
され、さらにこの０Ｍ０３回路によってマスクＲＯＭの
周辺回路が構成されている。

ｐＭＯｓ５は、ｎウェル４ａの上層に形成されたソース
領域８ａおよびドレイン領域８ｂと、ゲート酸化膜９ａ
上に形成されたゲート電極１０ａとによって構成されて
いる。ゲート電極１０ａは、低抵抗化の観点から例えば
ポリシリコン層の上層にＷＳｉ２等のシリサイド層が積
層されてなるポリサイド構造となっている。な右、ポリ
シリコン層は、例えば約２０００人、シリサイド層は、
例えば約１５００人である。

また、ｎＭＯ３７は、ｐウェル６ａの上層に形成された
ソース領域１１ａおよびドレイン領域１１ｂと、ゲート
酸化膜９ｂ上に形成されたゲート電極１０ｂとによって
構成されている。ゲート電極１０ｂは、ゲート電極１０
ａと同様の構造となっている。

なお、図示はしないが、マスクＲＯＭのメモリセルは、
例えば複数のｎＭＯ３によって構成されており、これら
ｎＭＯ３のチャネルに注入された不純物の濃度量によっ
て情報の書き込みが行われている。

チップ領域へにおいて、上記した９ＭＯ３５、ｎＭＯ３
７右よびフィールド酸化膜３の上層には、これらを被覆
するように５ｉ０２等からなる絶縁膜１２が被着されて
いる。

絶縁膜１２の一部分には、上記した９ＭＯ３５およびｎ
ＭＯ３７のソース領域３ａ、ｌｌａ、ドレイン領域８ｂ
、ｚｂに達するコンタクトホール１３が開孔形成されて
おり、このコンタクトホール１３を介してアルミニウム
（Ａｊり−３ｉ　−銅（Ｃｕ）等からなる配線１４ａと
ソース領域８ａ、ｌｌａおよびドレイン領域８ｂ、ｌｌ
ｂとが電気的に接続されている。

チップ領域への最外側における絶縁膜１２上には、Ａ１
−３ｉ−Ｃｕ等からなるバッド１５が形成されている。

このバッド１５は、図示はしないが、ダイシング工程の
後、金（Ａｕ）等からなるボンディングワイヤを介して
リードフレームの内部リードと接続されるようになって
いる。なお、パッド１５は、上記した配線１４ａの形成
と同時にパターン形成される。

また、チップ領域Ａにおけるウェハ１の主面上には、上
記したパッド１５を除いて全面に、耐湿性に優れたＰ−
３ｉＮ等からなる保護膜１６ａ１熱処理や機械的ストレ
スによるクラックの発生が少ないポリイミド等からなる
保護膜１６ｂが順次被着されている。

一方、スクライビング領域Ｂにおけるウェハ１において
、フィールド酸化膜３に囲まれたｎウェル４ｂ、ｐウェ
ル６ｂ上には、ダミーＭＯ３２であるダミーｐＭＯ３２
ａ、ダミーｎＭＯ３２ｂがそれぞれ形成されている。

ダミーｐＭＯ３２ａは、例えばチップ領域ＡのｐＭＯ３
５のＶｔｈを測定するためのＭＯＳであり、ｎウェル４
ｂの上層に形成されたソース領域１７ａおよびドレイン
領域１７ｂと、ゲート酸化膜９Ｃの上層に形成されたポ
リサイド構造のゲート電極１０Ｃとから構成されている
。

また、ダミーｎＭＯ３２ｂは、例えばチップ領域へにお
けるｎＭＯＳ７のＶＬｈを測定するためのＭＯＳであり
、ｐウェル６ｂの上層に形成されたソース領域１８ａお
よびドレイン領域１８ｂと、ゲート酸化膜９ｄの上層に
形成されたポリサイド構造のゲート電極１０ｄとから構
成されている。

これらダミーＭＯ３２を被覆するように、その上層には
上記した絶縁膜１２が被着されている。

絶縁膜１２の一部分には、ダミーＭＯ５２のソース領域
１７８．１８８％　ドレイン領域１７ｂ、１８ｂに達す
るコンタクトホール１３が開孔形成されている。そして
、このコンタクトホール１３を介して配線１４ｂとソー
ス領域１７ａ、１８ａおよび配線１４Ｃとドレイン領域
１７ｂ、１８ｂとが電気的に接続されている。配線１４
ｂ、１４Ｃは、例えばＡｌ−５ｉ−Ｃｕからなり、上記
した配線１４ａと同時にパターン形成される。

本実施例のウェハ１においては、第１図、第２図に示す
ように、ダミーＭＯ３２のソース領域１７ａ、１８ａに
接続された配線１４ｂ、１４ｂの一部が、それらのゲー
ト電極１０Ｃ，１０ｄの上層において、ソース側からド
レイン側の方向にドレイン領域１７ｂ、１８ｂの一部を
覆う位置まで延び、ゲート電極１０ｃ、１０ｄ及びソー
ス領域１７ａ（１８ａ）を完全に覆う構造としてダミー
ＭＯ３２のシールド層（導体遮へい層）を構成している
。

スクライビング領域Ｂにおいて、保護膜１６ａ。

１６ｂは除去されており、ダミーＭＯＳ　２の配線１４
ｂ、１４Ｃは露出した状態となっている。

なお、フィールド酸化膜３の下層には、各ウェル４ａ、
４ｂ、６ａ、６ｂの不純物と同じ導電形で、かつそれら
より不純物濃度の低い不純物層からなるチャネルストツ
バ１９が形成されている。

次に、本実施例の半導体装置の製造方法を第４図（ａ）
〜（ｆ）により説萌する。

まず、常法により、ウェハ１のフィールド酸化膜３に囲
まれたｎウェル４ａ、４ｂおよびｎウェル５ａ、６ｂ上
にｎＭＯＳ５、ｐＭＯ３？およびダミーＭＯ３２を形成
する。そして、これらＭＯＳ２，５．？およびフィール
ド酸化膜３を被覆するように絶縁膜１２をＣＶＤ法等に
より被着した後、さらに、この絶縁膜１２の所定部分に
コンタクトホール１３を開孔形成する（第４図（ａ））
。

次に、絶縁膜１２の上面にＡｊ！−３ｉ−Ｃｕ等からな
る金属層をスパッタリング法等により堆積した後、ガラ
スマスクを用いたレジストエツチング処理により、この
金属層をパターン形成グし、配線１４ａ〜１４．ｃおよ
びパッド１５をパターン形成する。

この際、スクライビング領域ＢにおけるダミーＭＯ３２
のソース領域１７ａ、ｔｓａに接続された配線１４ｂの
一部を、それらのゲート電極１０ｃ、ｌＱｄの上層にお
いて、ソース領域１７ａ。

１８ａの全面及びドレイン領域１７ｂ、１８ｂの一部を
覆う位置まで延びるようにパターン形成する（第２図参
照）。

そして、ウェハ１を、例えば水素雰囲気中に投入してア
ニール処理を施した後、ダミーＭＯ３２のＶｔｈを測定
する（第４図わ））。

次に、ウェハ１の主面上にＰ−ＳｉＮ膜をプラズマＣＶ
Ｄ法等により堆積し、保護膜１６ａを形成した後、さら
にその上面にポリイミド溶液をスピンナーコート法等に
より塗布し、例えば約２００〜４００℃でベークして保
護膜１６ｂを形成する（第４図（Ｃ））。

その後、保護膜１６ｂの上面に、例えばネガ形のレジス
ト２０を均一に塗布した後、図示しないガラスマスクに
よりレジストパターンを形成する。

（第４図（ｄ））。

そして、このレジストパターンをマスクにして、例えば
ヒドラジン等のウェットエツチング液により、レジスト
２０に被覆されない部分の保護膜１６ｂを除去する（第
４図（ｅ）〉。

さらに、上記したレジストパターンと保護膜１６ｂとを
マスクにして、スクライビング領域Ｂにおける保護膜１
６ａを、例えばプラズマドライエツチング法により除去
する。この際、ダミーＭＯ８２は、配線１４ｂの一部で
あるシールド層によから保護される。また、その荷電粒
子により生じた電荷は、シールド層を介してソース側へ
除去される（第４図（ｆ））。

その後、例えば酸素プラズマ中にウェハ１を投入して、
不要となったレジスト２０をアッシング除去する。この
際も配線１４ｂのシールド層により、ダミー、ＭＯ３２
への荷電粒子による影響が防止される。

そして、図示はしないが、ウェハ１の裏面を新暦した後
、ダミーＭＯ３２のｖｏを測定する。このとき測定され
たＶＬｈは、上記したアニール処理後に測定されたダミ
ーＭＯＳ　２のＶｔｈに対して大幅に変動しないため、
測定されたＶＬｈの信頼度が向上する。

このようにして、第１図に示したウェハ１が製造される
。

このように本実施例によれば、例えばスクライビング領
域Ｂにおける保護膜１６ａのドライエツチングによる除
去の際、あるいは保護膜１６ａ。

１６ｂを除去するために塗布したレジスト２０のプラズ
マ中でのアッシング除去の際に、ダミーＭＯ３２は、配
線１４ｂの一部であるシールド層によってプラズマ中の
荷電粒子から保護されるとともに、その際生じた電荷等
がシール層を介してソース側へ除去されるため、この荷
電粒子に起因すると想定されるダミーＭＯ３２のＶｔｈ
の大幅な変動が防止される。

この結果、ダミーＭＯＳ　２におけるＶｔｈの測定値の
信頼度が向上するため、信頼性の高い半導体装置を提供
することが可能となる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、前記実施例においては、ウェハの主面上にＰ−
３ｉＮからなる保護膜を、形成した場合について説明し
たが、これに限定されるものではなく、種々変更可能で
あり、プラズマシリコン酸化（Ｐ−３ｉＣｈ）膜、リン
ケイ酸ガラス（ＰＳＧ〉膜、シラン膜等でも良い。

また、前記実施例においては、ウェハ１の最上層にポリ
イミドからなる表面保護膜を形成した場合について説明
したが、これに限定されるものではな（、種々変更可能
である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスクＲＯＭが構成
された半導体装置の製造方法およびそれに用いる半導体
ウェハに適用した場合について説明したが、これに限定
されず種々適用可能であり、例えばゲートアレイのよう
な論理回路が構成された他の半導体装置の製造方法およ
びそれに用いる半導体ウェハに適用することもできる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、半導体ウェハの段階で、そのスクライビング
領域にしきい値電圧測定用のグミーＭＯＳトランジスタ
を備える半導体装置の製造方法であって、前記ダミーＭ
ＯＳトランジスタの上層にダミーＭＯＳトランジスタの
ソース電極に接続された導体遮へい層を形成した後、前
記半導体ウェハの表面に複数の表面保護膜を形成し、さ
らに前記スクライビング領域における複数の表面保護膜
を除去する工程を含むことにより、例えばスクライビン
グ領域における保護膜のドライエツチングによる除去の
際、あるいは保護膜を除去するために塗布したレジスト
膜のプラズマ中での除去の際に、導体遮へい層によって
ダミーＭＯ３がプラズマ中の荷電粒子から保護されると
ともに、その際生じた電荷等が導体遮へい層を介してソ
ース側へ除去されるため、この荷電粒子に起因すると想
定されるダミーＭＯ８のＶいの大幅な変動が防止される
。

この結果、ダミーＭＯ３の測定値の信頼度が向上するた
め、信頼性の高い半導体装置を提供することが可能とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置の製造方法
に用いる半導体ウェハの要部断面図、第２図はこの半導
体ウェハのスクライビング領域におけるダミーＭＯ３の
拡大平面図、第３図はこの半導体ウェハを示す全体平面
図、第４図（ａ）〜（ｆ”）はこの半導体装置の製造方
法を示す半導体ウェハの要部断面図である。ｌ・・・半導体ウェハ、２・・・ダミーＭＯＳ２ａ＃　
・　ψダミーｐＭＯ８１２ｂ・　・　・ダミーｎＭＯ３
，３・・・フィールド酸化膜、４ａ、４ｂ’　・’ｎウ
ェル、５・・・ｐＭＯＳ、６ａ、６ｂ・・・ｐウェル、
？　・・・ｎＭＯ３，８ａ、ＩＩａ・・・ソース領域、
８ｂ、ｌｌｂ・・・ドレイン領域、９ａ〜９ｄ・・・ゲ
ート酸化膜、１０ａ〜１０ｄ・・・ゲート電極、１２・
・・絶縁膜、１３・・・コンタクトホール、１４ａ、１
４Ｇ・・・配線、１４ｂ・・・配線（導体遮へい層）、
１５・・・ポンディングパッド、１６ａ、１６ｂ・・・
保護膜、１？ａ、１８ａ・・・ソース領域、１７ｂ、１
８ｂ・・・ドレイン領域、１９・・・チャネルストッパ
、２０・・・レジスト、Ａ・・・チップ領域、・スクライビング領域。第２図第３ダ

Claims

【特許請求の範囲】１、半導体ウェハの段階で、スクライビング領域にしき
い値電圧測定用のダミーＭＯＳトランジスタを備える半
導体装置の製造方法であって、前記ダミーＭＯＳトラン
ジスタの上層にダミーＭＯＳトランジスタのソース領域
に接続された導体遮へい層を形成した後、前記半導体ウ
ェハの表面に複数の表面保護膜を形成し、さらに前記ス
クライビング領域における複数の表面保護膜を除去する
工程を含むことを特徴とする半導体装置の製造方法。２、請求項１記載の半導体装置の製造方法に用いる半導
体ウェハであって、前記スクライビング領域における表
面保護膜が除去されているとともに、その領域に形成さ
れたしきい値電圧測定用のダミーＭＯＳトランジスタの
上層に、ダミーＭＯＳトランジスタのソース領域に接続
された導体遮へい層を備えることを特徴とする半導体ウ
ェハ。