JPH02270347A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH02270347A JPH02270347A JP9253589A JP9253589A JPH02270347A JP H02270347 A JPH02270347 A JP H02270347A JP 9253589 A JP9253589 A JP 9253589A JP 9253589 A JP9253589 A JP 9253589A JP H02270347 A JPH02270347 A JP H02270347A
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- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は2層^l配線を有する半導体装置の微細加工
技術の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to improvements in microfabrication technology for semiconductor devices having two-layer wiring.
[従来の技術]
第2図(a)〜(e)は従来の半導体装置の製造方法の
過程を示す断面図である。[Prior Art] FIGS. 2(a) to 2(e) are cross-sectional views showing the steps of a conventional method for manufacturing a semiconductor device.
図において、(5)は半導体基板、(4)は第1Al配
線、(2)は層間酸化膜でありレジスト(1)。In the figure, (5) is a semiconductor substrate, (4) is a first Al wiring, and (2) is an interlayer oxide film, which is a resist (1).
及びパターンが形成されている。また(7)は層(7)
は層間酸化膜(2)を異方性ドライエツチング中に生成
されるポリマーであり、(8)は第2Al配線(6)を
成膜時に生ずる第2Al膜の断線である。and a pattern is formed. Also, (7) is layer (7)
is a polymer generated during anisotropic dry etching of the interlayer oxide film (2), and (8) is a disconnection of the second Al film that occurs when forming the second Al wiring (6).
次に作用について説明する。第2図(a)に示すように
半導体基板(5)上に第1Al配線(4) と層間酸化
膜(2)が成膜され、レジスト(1)がパターニングさ
れる。Next, the effect will be explained. As shown in FIG. 2(a), a first Al wiring (4) and an interlayer oxide film (2) are formed on a semiconductor substrate (5), and a resist (1) is patterned.
次に第2図(b)に示すように、異方性ドライエツチン
グによりレジスト(1)をマスク材として層間酸化膜(
2)が加工され、スルーホールが形成される。ここで、
層間酸化膜(2)の残漬が発生しないようオーバーエツ
チングを実施するが、このとき、ふっ素糸のエッチ・ン
グガスにより、下地の方Al配線(4)が削られ、スル
ーホールの側壁にポリマー(7)が形成されてしまう。Next, as shown in FIG. 2(b), by anisotropic dry etching, the interlayer oxide film (
2) is processed to form a through hole. here,
Over-etching is performed to prevent the interlayer oxide film (2) from remaining, but at this time, the underlying Al wiring (4) is scraped off by the fluorine thread etching gas, leaving a polymer (4) on the side wall of the through hole. 7) is formed.
次に第2図(C)は、レジスト(1)を酸素プラズマに
て除去した後の断面であるが、ポリマー(7)は全く除
去されず残漬物となる。Next, FIG. 2(C) is a cross section after removing the resist (1) with oxygen plasma, but the polymer (7) is not removed at all and remains as a residue.
第2図(d)は第2Al配線(6ンを成膜した断面図で
あり、スルーホールにはポリマー(7)残漬が残ってい
るため、第2Al膜の断線(8)が生じる。FIG. 2(d) is a cross-sectional view of the second Al wiring (6) formed, and since polymer (7) remains in the through hole, disconnection (8) of the second Al film occurs.
[発明が解決しようとする課題]
従来の半導体装置は以上のように構成されているので、
異方性ドライエツチングにてスルーホールを形成する場
合に、下地の第1Al配線がふっ素糸ガスによってエツ
チングされ、スルーホール側壁にAlを含むふワ化物で
あるポリマーが形成されてしまい、次工程での第2Al
配線の成膜時に断線を招くなどの問題点があった。[Problem to be solved by the invention] Since the conventional semiconductor device is configured as described above,
When forming a through hole by anisotropic dry etching, the first Al wiring on the base is etched by the fluorine thread gas, and a polymer, which is a fluoride containing Al, is formed on the side wall of the through hole. The second Al
There were problems such as disconnection during wiring film formation.
この発明は上記のような問題点を解消するためになされ
たもので、異方性ドライエツチングにてスルーホールを
形成する場合に、スルーホール側壁に付着するポリマー
の発生をなくし、次工程での第2Al膜の断線を防ぐ半
導体装置の製造方法を得ることを目的とする。This invention was made in order to solve the above-mentioned problems, and when forming a through hole by anisotropic dry etching, it eliminates the generation of polymer that adheres to the side wall of the through hole and makes it easier to use in the next process. An object of the present invention is to obtain a method for manufacturing a semiconductor device that prevents disconnection of the second Al film.
[課題を解決するための手段]
この発明に係る半導体装置の製造方法は第1八1配線上
にアモルファスシリコンを設けることを特徴とし、その
上層にあたるプラズマ酸化膜などにスルホールを異方性
ドライエツチングにより形成する場合、上記アモルファ
スシリコンを異方性ドライエツチングでのストッパー膜
として利用する。[Means for Solving the Problems] A method for manufacturing a semiconductor device according to the present invention is characterized in that amorphous silicon is provided on the 181st wiring, and through holes are formed in an overlying plasma oxide film or the like by anisotropic dry etching. In the case of forming by etching, the amorphous silicon is used as a stopper film in anisotropic dry etching.
[作用〕
この発明における半導体装置の製造方法は、第1Al配
線上にアモルファスシリコンを設け、層間絶縁膜である
プラズマ酸化膜などに第2Al配線との接合を目的とす
るスルーホールを異方性ドライエツチングにより形成す
る場合において、1記アモルファスシリコンを異方性ド
ライエツチングでのストッパー膜として利用することに
より、ドライエツチング中に生成されるポリマーの発生
を防止し、信頼性のあるA12層配線技術を得る。[Function] In the method of manufacturing a semiconductor device according to the present invention, amorphous silicon is provided on the first Al wiring, and a through hole for the purpose of bonding with the second Al wiring is formed in a plasma oxide film, which is an interlayer insulating film, by anisotropic drying. When forming by etching, by using the amorphous silicon mentioned above as a stopper film in anisotropic dry etching, the generation of polymer generated during dry etching can be prevented and reliable A12 layer wiring technology can be achieved. obtain.
[実施例]
以下、この発明の一実施例を図について説明する。第1
図(a)〜(e)は半導体装置の製造方法の過程を示す
断面図である。図において(1) 、 (2) 。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
Figures (a) to (e) are cross-sectional views showing the steps of a method for manufacturing a semiconductor device. In the figure (1) and (2).
(4)〜(6)は第2図の従来例に示したものと同等で
あるので説明を省略する。(3)はアモルファスシリコ
ンである。(4) to (6) are the same as those shown in the conventional example shown in FIG. 2, so their explanation will be omitted. (3) is amorphous silicon.
次に作用について説明する。第1図(a)に示すように
半導体基板(5)上に第1Al配線(4)・アモルファ
スシリコン(3)・層間酸化膜(2)が成膜され、レジ
スト(1)がパターニングされる。Next, the effect will be explained. As shown in FIG. 1(a), a first Al wiring (4), amorphous silicon (3), and an interlayer oxide film (2) are formed on a semiconductor substrate (5), and a resist (1) is patterned.
次に第1図(b)に示すように異方性ドライエツチング
によりレジスト(1)をマスク材として層間酸化膜(2
)が加工され、スルーホールが形成される。ここで、層
間酸化膜(2)の残漬が発生しないようオーバーエツチ
ングを実施するが、アモルフスシリコン(3)がエツチ
ングのストッパー膜としての役割りを果たし、スルーホ
ールの側壁にアルミを含むポリマーの生成はない。Next, as shown in FIG. 1(b), the interlayer oxide film (2) is etched using the resist (1) as a mask material by anisotropic dry etching.
) is processed to form a through hole. Here, over-etching is performed to prevent the interlayer oxide film (2) from remaining, but the amorphous silicon (3) serves as an etching stopper film, and the sidewalls of the through-holes are coated with aluminum-containing polymer. There is no generation of
次にレジスト(1)を酸素プラズマにて除去したものが
第1図(C)である。Next, the resist (1) was removed using oxygen plasma, and the result is shown in FIG. 1(C).
第1図(d)は、スルーホール部のアモルファスシリコ
ン(3)を等方性ドライエツチングにより選択的除去し
たものであり、下地の第1Al配線(4)は、はとんど
削られることないため、ポリマーの発生はない。Figure 1(d) shows the amorphous silicon (3) in the through-hole area selectively removed by isotropic dry etching, and the underlying first Al wiring (4) is rarely etched. Therefore, no polymer is generated.
次に第1図(e)は第2Al配線(6)を成膜した断面
図であり、良好な第2Al配線(6)のステップカバレ
ージか得られる。Next, FIG. 1(e) is a cross-sectional view of the second Al wiring (6) formed, and good step coverage of the second Al wiring (6) can be obtained.
なお、上記実施例では層間酸化膜(2)の異方性エツチ
ング時のストッパー1摸としてアモルファスシリコン(
3)を利用したが、TiあるいはTiNなどその他の物
質でも同様の効果が得られる。In the above embodiment, amorphous silicon (1) was used as a stopper during anisotropic etching of the interlayer oxide film (2)
3) was used, but similar effects can be obtained with other materials such as Ti or TiN.
[発明の効果]
以上のようにこの発明によれば、アモルファスシリコン
を層間酸化膜異方性エツチングでのストッパー源として
構成したので、異方性ドライエツチングにてスルーホー
ルを形成する場合にスルーホール側壁に付着するポリマ
ーの発生をなくし、次工程での第2Al膜の断線を防止
することができ、信頼性の高い半導体装置が得られる効
果がある。[Effects of the Invention] As described above, according to the present invention, amorphous silicon is configured as a stopper source in anisotropic etching of an interlayer oxide film. This has the effect of eliminating the generation of polymer adhering to the sidewalls, preventing disconnection of the second Al film in the next step, and providing a highly reliable semiconductor device.
第1図(a)〜(e)はこの発明の一実施例による半導
体装置の製造方法の工程を示す断面図、第2図(a)〜
(d)は従来の半導体装置の製造方法の工程を示す断面
図である。
図において(1)はレジスト、(2)は層間酸化膜、(
3)はアモルファスシリコン、(4)は第1Al配線、
(5)は半導体基板、(6)は第2Al配線である。
なお、図中、同一符号は同一、又は相当部分を示す。1(a) to 1(e) are cross-sectional views showing steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 2(a) to 2(e)
(d) is a cross-sectional view showing the steps of a conventional semiconductor device manufacturing method. In the figure, (1) is the resist, (2) is the interlayer oxide film, (
3) is amorphous silicon, (4) is the first Al wiring,
(5) is a semiconductor substrate, and (6) is a second Al wiring. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
線上にアモルファスシリコンを設け、層間絶縁膜である
プラズマ酸化膜などに第2Al配線との接合を目的とす
るスルーホールを異方性ドライエッチングにより形成す
る場合において、上記アモルファスシリコンを異方性ド
ライエッチングでのストッパー膜として利用し、次工程
でスルホール部のアモルファスシリコンを選択的に除去
した後に、第2Al配線を形成したことを特徴とする半
導体装置の製造方法。In a semiconductor device having two-layer Al wiring, amorphous silicon is provided on the first Al wiring, and a through hole for the purpose of bonding with the second Al wiring is formed in the plasma oxide film, which is an interlayer insulating film, by anisotropic dry etching. In the semiconductor device, the amorphous silicon is used as a stopper film in anisotropic dry etching, and the second Al wiring is formed after selectively removing the amorphous silicon in the through-hole portion in the next step. manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253589A JPH02270347A (en) | 1989-04-11 | 1989-04-11 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253589A JPH02270347A (en) | 1989-04-11 | 1989-04-11 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270347A true JPH02270347A (en) | 1990-11-05 |
Family
ID=14057061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9253589A Pending JPH02270347A (en) | 1989-04-11 | 1989-04-11 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270347A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136274A (en) * | 1991-10-16 | 1993-06-01 | Samsung Electron Co Ltd | Inter-layer connecting method of semiconductor device |
| JPH07201986A (en) * | 1993-12-28 | 1995-08-04 | Nec Corp | Method for manufacturing semiconductor device |
| US5910021A (en) * | 1994-07-04 | 1999-06-08 | Yamaha Corporation | Manufacture of semiconductor device with fine pattens |
| KR100277868B1 (en) * | 1998-02-27 | 2001-02-01 | 김영환 | Method for suppressinfg polymer from being generated from semiconductor device |
-
1989
- 1989-04-11 JP JP9253589A patent/JPH02270347A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136274A (en) * | 1991-10-16 | 1993-06-01 | Samsung Electron Co Ltd | Inter-layer connecting method of semiconductor device |
| JPH07201986A (en) * | 1993-12-28 | 1995-08-04 | Nec Corp | Method for manufacturing semiconductor device |
| US5910021A (en) * | 1994-07-04 | 1999-06-08 | Yamaha Corporation | Manufacture of semiconductor device with fine pattens |
| US6137175A (en) * | 1994-07-04 | 2000-10-24 | Yamaha Corporation | Semiconductor device with multi-layer wiring |
| US6187689B1 (en) | 1994-07-04 | 2001-02-13 | Yamaha Corporation | Manufacture of semiconductor device with fine patterns |
| KR100277868B1 (en) * | 1998-02-27 | 2001-02-01 | 김영환 | Method for suppressinfg polymer from being generated from semiconductor device |
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