JPH02270347A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02270347A JPH02270347A JP9253589A JP9253589A JPH02270347A JP H02270347 A JPH02270347 A JP H02270347A JP 9253589 A JP9253589 A JP 9253589A JP 9253589 A JP9253589 A JP 9253589A JP H02270347 A JPH02270347 A JP H02270347A
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- Japan
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- wiring
- semiconductor device
- amorphous silicon
- oxide film
- dry etching
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は２層＾ｌ配線を有する半導体装置の微細加工
技術の改良に関するものである。
技術の改良に関するものである。
［従来の技術］
第２図（ａ）〜（ｅ）は従来の半導体装置の製造方法の
過程を示す断面図である。
過程を示す断面図である。
図において、（５）は半導体基板、（４）は第１Ａｌ配
線、（２）は層間酸化膜でありレジスト（１）。
線、（２）は層間酸化膜でありレジスト（１）。
及びパターンが形成されている。また（７）は層（７）
は層間酸化膜（２）を異方性ドライエツチング中に生成
されるポリマーであり、（８）は第２Ａｌ配線（６）を
成膜時に生ずる第２Ａｌ膜の断線である。
は層間酸化膜（２）を異方性ドライエツチング中に生成
されるポリマーであり、（８）は第２Ａｌ配線（６）を
成膜時に生ずる第２Ａｌ膜の断線である。
次に作用について説明する。第２図（ａ）に示すように
半導体基板（５）上に第１Ａｌ配線（４） と層間酸化
膜（２）が成膜され、レジスト（１）がパターニングさ
れる。
半導体基板（５）上に第１Ａｌ配線（４） と層間酸化
膜（２）が成膜され、レジスト（１）がパターニングさ
れる。
次に第２図（ｂ）に示すように、異方性ドライエツチン
グによりレジスト（１）をマスク材として層間酸化膜（
２）が加工され、スルーホールが形成される。ここで、
層間酸化膜（２）の残漬が発生しないようオーバーエツ
チングを実施するが、このとき、ふっ素糸のエッチ・ン
グガスにより、下地の方Ａｌ配線（４）が削られ、スル
ーホールの側壁にポリマー（７）が形成されてしまう。
グによりレジスト（１）をマスク材として層間酸化膜（
２）が加工され、スルーホールが形成される。ここで、
層間酸化膜（２）の残漬が発生しないようオーバーエツ
チングを実施するが、このとき、ふっ素糸のエッチ・ン
グガスにより、下地の方Ａｌ配線（４）が削られ、スル
ーホールの側壁にポリマー（７）が形成されてしまう。
次に第２図（Ｃ）は、レジスト（１）を酸素プラズマに
て除去した後の断面であるが、ポリマー（７）は全く除
去されず残漬物となる。
て除去した後の断面であるが、ポリマー（７）は全く除
去されず残漬物となる。
第２図（ｄ）は第２Ａｌ配線（６ンを成膜した断面図で
あり、スルーホールにはポリマー（７）残漬が残ってい
るため、第２Ａｌ膜の断線（８）が生じる。
あり、スルーホールにはポリマー（７）残漬が残ってい
るため、第２Ａｌ膜の断線（８）が生じる。
［発明が解決しようとする課題］
従来の半導体装置は以上のように構成されているので、
異方性ドライエツチングにてスルーホールを形成する場
合に、下地の第１Ａｌ配線がふっ素糸ガスによってエツ
チングされ、スルーホール側壁にＡｌを含むふワ化物で
あるポリマーが形成されてしまい、次工程での第２Ａｌ
配線の成膜時に断線を招くなどの問題点があった。
異方性ドライエツチングにてスルーホールを形成する場
合に、下地の第１Ａｌ配線がふっ素糸ガスによってエツ
チングされ、スルーホール側壁にＡｌを含むふワ化物で
あるポリマーが形成されてしまい、次工程での第２Ａｌ
配線の成膜時に断線を招くなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、異方性ドライエツチングにてスルーホールを
形成する場合に、スルーホール側壁に付着するポリマー
の発生をなくし、次工程での第２Ａｌ膜の断線を防ぐ半
導体装置の製造方法を得ることを目的とする。
たもので、異方性ドライエツチングにてスルーホールを
形成する場合に、スルーホール側壁に付着するポリマー
の発生をなくし、次工程での第２Ａｌ膜の断線を防ぐ半
導体装置の製造方法を得ることを目的とする。
［課題を解決するための手段］
この発明に係る半導体装置の製造方法は第１八１配線上
にアモルファスシリコンを設けることを特徴とし、その
上層にあたるプラズマ酸化膜などにスルホールを異方性
ドライエツチングにより形成する場合、上記アモルファ
スシリコンを異方性ドライエツチングでのストッパー膜
として利用する。
にアモルファスシリコンを設けることを特徴とし、その
上層にあたるプラズマ酸化膜などにスルホールを異方性
ドライエツチングにより形成する場合、上記アモルファ
スシリコンを異方性ドライエツチングでのストッパー膜
として利用する。
［作用〕
この発明における半導体装置の製造方法は、第１Ａｌ配
線上にアモルファスシリコンを設け、層間絶縁膜である
プラズマ酸化膜などに第２Ａｌ配線との接合を目的とす
るスルーホールを異方性ドライエツチングにより形成す
る場合において、１記アモルファスシリコンを異方性ド
ライエツチングでのストッパー膜として利用することに
より、ドライエツチング中に生成されるポリマーの発生
を防止し、信頼性のあるＡ１２層配線技術を得る。
線上にアモルファスシリコンを設け、層間絶縁膜である
プラズマ酸化膜などに第２Ａｌ配線との接合を目的とす
るスルーホールを異方性ドライエツチングにより形成す
る場合において、１記アモルファスシリコンを異方性ド
ライエツチングでのストッパー膜として利用することに
より、ドライエツチング中に生成されるポリマーの発生
を防止し、信頼性のあるＡ１２層配線技術を得る。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（ｅ）は半導体装置の製造方法の過程を示す
断面図である。図において（１） 、 （２） 。
図（ａ）〜（ｅ）は半導体装置の製造方法の過程を示す
断面図である。図において（１） 、 （２） 。
（４）〜（６）は第２図の従来例に示したものと同等で
あるので説明を省略する。（３）はアモルファスシリコ
ンである。
あるので説明を省略する。（３）はアモルファスシリコ
ンである。
次に作用について説明する。第１図（ａ）に示すように
半導体基板（５）上に第１Ａｌ配線（４）・アモルファ
スシリコン（３）・層間酸化膜（２）が成膜され、レジ
スト（１）がパターニングされる。
半導体基板（５）上に第１Ａｌ配線（４）・アモルファ
スシリコン（３）・層間酸化膜（２）が成膜され、レジ
スト（１）がパターニングされる。
次に第１図（ｂ）に示すように異方性ドライエツチング
によりレジスト（１）をマスク材として層間酸化膜（２
）が加工され、スルーホールが形成される。ここで、層
間酸化膜（２）の残漬が発生しないようオーバーエツチ
ングを実施するが、アモルフスシリコン（３）がエツチ
ングのストッパー膜としての役割りを果たし、スルーホ
ールの側壁にアルミを含むポリマーの生成はない。
によりレジスト（１）をマスク材として層間酸化膜（２
）が加工され、スルーホールが形成される。ここで、層
間酸化膜（２）の残漬が発生しないようオーバーエツチ
ングを実施するが、アモルフスシリコン（３）がエツチ
ングのストッパー膜としての役割りを果たし、スルーホ
ールの側壁にアルミを含むポリマーの生成はない。
次にレジスト（１）を酸素プラズマにて除去したものが
第１図（Ｃ）である。
第１図（Ｃ）である。
第１図（ｄ）は、スルーホール部のアモルファスシリコ
ン（３）を等方性ドライエツチングにより選択的除去し
たものであり、下地の第１Ａｌ配線（４）は、はとんど
削られることないため、ポリマーの発生はない。
ン（３）を等方性ドライエツチングにより選択的除去し
たものであり、下地の第１Ａｌ配線（４）は、はとんど
削られることないため、ポリマーの発生はない。
次に第１図（ｅ）は第２Ａｌ配線（６）を成膜した断面
図であり、良好な第２Ａｌ配線（６）のステップカバレ
ージか得られる。
図であり、良好な第２Ａｌ配線（６）のステップカバレ
ージか得られる。
なお、上記実施例では層間酸化膜（２）の異方性エツチ
ング時のストッパー１摸としてアモルファスシリコン（
３）を利用したが、ＴｉあるいはＴｉＮなどその他の物
質でも同様の効果が得られる。
ング時のストッパー１摸としてアモルファスシリコン（
３）を利用したが、ＴｉあるいはＴｉＮなどその他の物
質でも同様の効果が得られる。
［発明の効果］
以上のようにこの発明によれば、アモルファスシリコン
を層間酸化膜異方性エツチングでのストッパー源として
構成したので、異方性ドライエツチングにてスルーホー
ルを形成する場合にスルーホール側壁に付着するポリマ
ーの発生をなくし、次工程での第２Ａｌ膜の断線を防止
することができ、信頼性の高い半導体装置が得られる効
果がある。
を層間酸化膜異方性エツチングでのストッパー源として
構成したので、異方性ドライエツチングにてスルーホー
ルを形成する場合にスルーホール側壁に付着するポリマ
ーの発生をなくし、次工程での第２Ａｌ膜の断線を防止
することができ、信頼性の高い半導体装置が得られる効
果がある。
第１図（ａ）〜（ｅ）はこの発明の一実施例による半導
体装置の製造方法の工程を示す断面図、第２図（ａ）〜
（ｄ）は従来の半導体装置の製造方法の工程を示す断面
図である。 図において（１）はレジスト、（２）は層間酸化膜、（
３）はアモルファスシリコン、（４）は第１Ａｌ配線、
（５）は半導体基板、（６）は第２Ａｌ配線である。 なお、図中、同一符号は同一、又は相当部分を示す。
体装置の製造方法の工程を示す断面図、第２図（ａ）〜
（ｄ）は従来の半導体装置の製造方法の工程を示す断面
図である。 図において（１）はレジスト、（２）は層間酸化膜、（
３）はアモルファスシリコン、（４）は第１Ａｌ配線、
（５）は半導体基板、（６）は第２Ａｌ配線である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ２層Ａｌ配線を有する半導体装置において、第１Ａｌ配
線上にアモルファスシリコンを設け、層間絶縁膜である
プラズマ酸化膜などに第２Ａｌ配線との接合を目的とす
るスルーホールを異方性ドライエッチングにより形成す
る場合において、上記アモルファスシリコンを異方性ド
ライエッチングでのストッパー膜として利用し、次工程
でスルホール部のアモルファスシリコンを選択的に除去
した後に、第２Ａｌ配線を形成したことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253589A JPH02270347A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253589A JPH02270347A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270347A true JPH02270347A (ja) | 1990-11-05 |
Family
ID=14057061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9253589A Pending JPH02270347A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270347A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136274A (ja) * | 1991-10-16 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の層間接続方法 |
| JPH07201986A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| US5910021A (en) * | 1994-07-04 | 1999-06-08 | Yamaha Corporation | Manufacture of semiconductor device with fine pattens |
| KR100277868B1 (ko) * | 1998-02-27 | 2001-02-01 | 김영환 | 반도체소자의폴리머발생억제방법 |
-
1989
- 1989-04-11 JP JP9253589A patent/JPH02270347A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136274A (ja) * | 1991-10-16 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の層間接続方法 |
| JPH07201986A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| US5910021A (en) * | 1994-07-04 | 1999-06-08 | Yamaha Corporation | Manufacture of semiconductor device with fine pattens |
| US6137175A (en) * | 1994-07-04 | 2000-10-24 | Yamaha Corporation | Semiconductor device with multi-layer wiring |
| US6187689B1 (en) | 1994-07-04 | 2001-02-13 | Yamaha Corporation | Manufacture of semiconductor device with fine patterns |
| KR100277868B1 (ko) * | 1998-02-27 | 2001-02-01 | 김영환 | 반도체소자의폴리머발생억제방법 |
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