JPH022712A - 制御ランブ出力を有するｔｔｌ両立スイッチング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、広く言えば半導体デバイス用に適したスイ
ッチング回路に関する。より詳しくは、この発明はトラ
ンジスタートランジスタ論理回路（ＴＴＬ）などの論理
回路を用いたデジタルゲートでのスイッチングを高める
バッファ回路に関する。

（従来の技術） ＴＴＬ回路は、第１図に示した従来の構成など普通のＮ
ＡＮＤ論理構造に由来している。第１図のＴＴＬゲート
では、それぞれ入力電圧Ｖｌｌ、Ｖ１２及びＶ１３で表
された一組の論理入力端子信号が、マルチエミッタＮＰ
Ｎ入カトランジスタＱ１の対応エミッタに与えられる。

トランジスタＱ１のコレクタは、ゲートのスイッチング
部に位置したＮＰＮ位相分割駆動トランジスタＱ２のベ
ースに接続されている。事実、ＴＴＬ回路の顕著な特徴
を本来酸していたのはこの構成である。しかし、ＴＴＬ
の定義は時間の経過と共に、一定の入／出力特性を持つ
バイポーラデバイスが設けられている限り、ダイオード
−トランジスタ論理回路（Ｄ　ｉ’　Ｌ　）や集積注入
論理回路（ＩＩＬ）も含むように拡大されてきた。

第１図に戻ると、トランジスタＱ１のベースは、高い供
給電圧源Ｖｃｃに接続された抵抗Ｒ１からなる電流源に
接続されている。Ｑ２のコレクタは、ＶＣＣ供給電圧源
に結合された抵抗Ｒ２によって形成される電流源に接続
されている。Ｑ２のコレクタはさらに、ＮＰＮレベルシ
フトトランジスタＱ３のベースにも接続されている。ト
ランジスタＱ３のエミッタがＮＰＮ出カブルアノブトラ
ンジスタＱ４を駆動し、また抵抗Ｒ３を介してＱ４のエ
ミッタに接続されている。ダーリントン対Ｑ３と０４の
相互に接続されたコレクタが、抵抗Ｒ３によってＶ（（
供給電圧源に結合されている。

トランジスタＱ２のエミッタはＮＰＮ出カブルアツブト
ランジスタＱ５のベースに接続され、Ｑ５のエミッタは
低い供給電圧源ＶＥＥに接続されている。論理出力電圧
信号■。は、Ｑ５のコレクタとＱ４のエミッタの相互接
続点から得られる。

出力プルダウン抵抗Ｒ５が、Ｖオ供給電圧源とトランジ
スタＱ５のベースとの間に接続されている。

第１図のＴＴＬゲートの動作は、まずデジタル入力電圧
Ｖｌｌ〜Ｖ１３が入力スイッチング点より高い高値（つ
まり論理値“１”）にあるものとすれば次のように理解
されよう。すなわち、トランジスタＱ１は順方向に導通
バイアスされたベース−コレクタ接合を有する。このた
め、Ｒ１電流源はＱｌのベース−コレクタ接合を介して
駆動トランジスタＱ２のベースに電流を与え、トランジ
スタＱ２を導通させる。そしてＲ２電流源が、トランジ
スタＱ２を介してトランジスタＱ５のベースに電流を与
え、トランジスタＱ５も同様にオンする。トランジスタ
Ｑ５がオンすると、トランジスタＱ５のコレクタが”　
ＥＥ　＋Ｖ　ｓａｔ　　（但しＶ　ｓｓＬは、ベース電
流の増加がコレクタ電流の変化を生じない場合における
、バイポーラトランジスタのコレクタからエミッタへの
標準電圧降下）に等しい電圧に安定しようとするため、
低値（つまり論理値“０”）の方にプルされる。また、
Ｑ２のコレクタは低電圧なので、トランジスタＱ３とＱ
４はオフとなる。従って、ＶＣＣから出力に至る電流路
は遮断され、出力電圧Ｖ。は高供給電圧■。０によって
影響されない。

デジタル入力電圧Ｖｌｌ〜Ｖ１３の１つが入力スイッチ
ング点より低い低値に下がり、対応Ｑ１のベース−エミ
ッタ接合を順方向に導通バイアスすると、トランジスタ
Ｑ２がオフする。トランジスタＱ２がオフすると、Ｑ２
のコレクタが（Ｖｃｃのため）高電圧になり、従ってト
ランジスタＱ３がオンする。さらにトランジスタＱ４も
オンし、電圧■。を高値の方にプルするように作動する
。

同時に、トランジスタＱ２のオフで、トランジスタＱ５
もオフし、ＶＥＥから出力に至る電流路が遮断されるた
め、出力は低供給電圧ＶＥＥによって影響されない。

第１図のゲートの出力は各入力の論理ＮＡＮＤに正しく
対応しているが、集積回路ゲートと集積回路の電力供給
線及びゲートの出力をロードする回路と相互作用におい
て、さまざまな問題が生じる。内部の電圧供給線につい
ては、特に入力信号の論理移行が高速で発生する場合に
、それら供給線の電圧が「バウンス」することが知られ
ている。

「バウンス」の−原因は、第１図のゲートの場合、短い
時間において両トランジスタの０４とＱ５が導通する可
能性があるという点にある。つまり、トランジスタＱ４
とＱ５を介してＶＣＣからＶＩＥに至る低抵抗の望まし
くないフィードスルー回路が形成され、トランジスタＱ
４とＱ５の一方がオフになるまで、−時的に低電圧供給
線に高い電圧をとらせたり、高電圧供給線に低い電圧を
とらせたりする傾向がある。

電圧供給線のバウンスの別の原因は、出力をロードする
回路のキャパシタンス及びＶ０路のインダクタンスと抵
抗にある。出力における高から低への移行時、負荷のキ
ャパシタンスに基づくゲート出力での蓄積電荷が、トラ
ンジスタＱ５を介してすばやく放電する。従って、Ｑ５
の低い抵抗を通って低電圧線に至る大きい電流の流れが
線上に電圧降下（つまり「アースバウンス」）を引き起
こす。電流の大きい変化がすばやく生じると、電流路と
直列の低電圧線のインダクタンスが、Δ■−Ｌｄｉ／ｄ
ｔの関係に従って外部の電圧本線ＶＥＥと内部の低電圧
線との間の電圧に変化を生じる。但し、ΔＶは電圧の変
化、Ｌはインダクタンス、及びｄｉ／ｄｔは経時的な電
流変化である。同じく、出力における低から高への移行
時には、高電圧線からＲ４とＱ４を通って大きい電流が
流れ、負荷の実効コンデンサを充電するため、高電圧！
ｂｉｖｃｃがバウンスを生じる。つまり電流のすばやい
変化に伴い、ＶＣＣ路の実効インダクタンスも外部の電
圧本線と内部の低電圧線との間の電圧に変化を生じる。

ＴＴＬ回路でのアースバウンスを部分的に取り除く手段
が、Ｈ，オザキの日本特許出願第５８−３３０５１号と
Ｔ、タニザワの米国特許筒４．５６２，３６４号に見ら
れる。オザキの出願開示は、位相分割駆動トランジスタ
が高電圧供給源ＶＣＣと入力端の両方へそれぞれ抵抗と
遅延回路を介して接続された点を除き、第１図と同様な
回路を与えている。遅延回路の出力が、高出力ドライバ
として作用するダーリントン対の第１段のベースに接続
されている。また遅延回路は、低出力ドライバがオフに
なるまでに高出力ドライバのオンを遅らせ、こうしない
と低から高への移行時に出力駆動トランジスタを通って
流れる直接フィードスルー電流を取り除くように作用す
る。しかし、かかる遅延回路は、高から低への移行時に
おける直接フィードスルー電流の発生可能性を取り除く
ものではない。また遅延回路は、前記したような負荷の
実効キャパシタンスに基づく過渡電流によって生じるア
ースバウンスを取り除くこともできない。

第２図を参照すると、■、ゎからＶＩＥへの直接フィー
ドスルー電流に基づくアースバウンスを取り除いたタニ
ザワのＴＴＬ回路が示しである。第２図の回路は、低出
力ドライバＴｒ４がオンまたはオフする前に高出力ドラ
イバ（Ｔｒ２とＴｒ３）をオフさせることによって、直
接フィードスルー電流を取り除く。入力が高のとき、ト
ランジスタＴｒ５が導通し、低電圧出力ドライバトラン
ジスタＴｒ４がオンになる。同時に、高の入力で、トラ
ンジスタＴｒ６がオンし、ダーリントン対Ｔｒ２とＴｒ
３を駆動しないようにＴｒ６のコンデンサ電圧が低にな
る。

トランジスタＴｒ４がオンで、トランジスタＴｒ３がオ
フなので、出力りは低に保持される。入力が高から低に
移行すると、入力電圧が２Ｖｂｅ以下に下がるや否やト
ランジスタＴｒ４がオフになる。但しＶｂｅは、トラン
ジスタが順方向での完全な導通に達したときにおける、
バイポーラトランジスタのベース−エミッタ接合間の標
準電圧である。しかし２■ｂｅの電圧では、ショットキ
ーダイオード０３両端での電圧降下ＶｓｃｈはＶｂｅよ
り小さいので、トランジスタＴｒ６はまだ導通している
。従って、入力電圧がＶｂｅ＋Ｖｓｃｈより下がり、そ
の時点でトランジスタＴｒ２とＴｒ３が導通し始め出力
電圧を高に移行するまで、トランジスタＴｒ２とＴｒ３
はオフのままである。

出力が高の状態で入力が低から高に変化し始めると、入
力電圧Ｖｂｅ＋Ｖｓｃｈに達するや否や、その入力端子
でトランジスタＴｒ６が導通し始めるので、高出力電圧
ドライバトランジスタＴｒ２とＴｒ３が導通を停止する
。しかし、入力電圧が２Ｖｂｅに達するまで、低出力電
圧ドライバトランジスタＴｒ４はオンしない。この結果
、一方の電圧出力ドライバと他方の電圧出力ドライバと
の間には時間遅延が存在し、極めてすばやく変化する入
力状況の場合を除き、フィードスルー路に基づく電圧供
給線のバウンスは、かかる［閉成前ブレーク（ｂｒｅａ
ｋ　ｂｅｆｏｒｅ　ｍａｋｅ）Ｊ回路を設けたことによ
って除去される。しかしながら、ＴＴＬ回路における負
荷の実効キャパシタンスに基づくバウンスは、タニザワ
の回路によっても取り除かれない。

（発明が解決しようとする課題） 従ってこの発明の目的は、電圧供給線のバウンスを実質
上取り除けるスイッチング回路を提供することにある。

この発明の別の目的は、バ・ノファ回路の出力を制御ラ
ンプ出力となるようにすることによって、電圧供給線の
バウンスが実質上取り除かれたＴＴＬゲート用のバッフ
ァ回路を提供することにある。

この発明の更なる目的は、閉成前ブレーク及び制御ラン
プ出力の特徴によって、電圧供給線のバウンスが実質上
取り除＜ＴＴＬゲート用バツバ７７１回路供することに
ある。

（課題を解決するための手段） 本発明の上記目的によれば、入力信号に応答し、制御ラ
ンプバッファ回路出力を有するＴＴＬバッファ回路が提
供され、該回路は一般に：ａ）低電圧源に接続されたエ
ミッタとバッファ回路の出力に接続されたコレクタを有
するバイポーラ低電圧ドライバ手段； ｂ）高電圧源に接続されたコレクタとバッファ回路の出
力に接続されたエミッタを有する高電圧ドライバ手段；
及び Ｃ）前記入力信号の電圧レベルが第１電圧レベルから第
２電圧レベルに移行するとき、バイポーラ高電圧ドライ
バ手段がオンする前にバイポーラ低電圧ドライバ手段が
オフし、また前記入力信号の電圧レベルが第２電圧レベ
ルから第１電圧レベルに移行するとき、バイポーラ低電
圧ドライバ手段がオンする前にバイポーラ高電圧ドライ
バ手段がオフすることを保証し、さらに 前記入力信号の電圧レベルが高レベルから低レベルに移
行するとき、バイポーラ低電圧ドライバ手段を介したバ
ッファ回路の出力と低電圧源との間での電流の流れを制
限し、また前記入力信号の電圧レベルが第１電圧レベル
から第２電圧レベルに移行するとき、バイポーラ高電圧
ドライバ手段を介したバッファ回路の出力と高電圧源と
の間での電流の流れを制限する。

バイポーラ低電圧及び高電圧ドライバ手段は各々、ダー
リントン対として構成された２つのトランジスタからな
るのが好ましい。ドライバ制御手段は、各々が少なくと
も１つのトランジスタ、抵抗及びコンデンサを含む２つ
のドライバ制御回路からなるのが好ましい。各ドライバ
制御回路のコンデンサは、少なくともダーリントン対の
上方（先頭）トランジスタ、及び対応した抵抗とトラン
ジスタに接続された一方の極板を有する。かかる構成に
より、コンデンサと抵抗はＲＣ時定数を持つ回路を与え
、この時定数が上方ダーリントントランジスタのベース
電圧を低に保ち、従って非導通状態にあるダーリントン
対がドライバのオン移行時に比較的に長い時間を要する
ようになす。

つまり、ドライバのオン時に、所望遷移速度でのランプ
電圧出力が得られる。ドライバのオフ移行時には、コン
デンサが対応トランジスタのコレクタに接続さ−れてい
るため、ドライバは比較的すばやくオフ可能である。こ
うして、出力の制御された立ち上がり及び立ち下がりを
持つ、各ドライバ毎の閉成前ブレークの回路が得られる
。

本発明で提供されるドライバ制御及び電流制限手段は、
各ダーリントン毎に帰還回路を備えるのが好ましく、帰
還回路がダーリントン対に対応したコンデンサを含む。

ダーリントン対の上方トランジスタのベースとダーリン
トン対の下方トランジスタのコレクタとの間に接続され
たコンデンサを存することによって、出力の電圧があま
りにすばやくプルアップ（高電圧ドライバがオンする場
合）またはプルダウン（低電圧ドライバがオンする場合
）しても、コンデンサが導通している対の上方トランジ
スタの導通を停止せしめる。こうして、出力電圧の変化
速度、従って回路の出力ノードへのまたはそこからの電
流の流れは有効に制限される。負荷のキャパシタンスは
バッファ回路を介してその電荷全体を急速にダンプでき
ず、また電流の変化速度が制御されているので、負荷キ
ャパシタンスによる電圧供給線のバウンスは大幅に減少
される。

尚、発明のより明瞭な理解と発明の上記以外の利点及び
目的は、以下の詳細な説明と添付の図面を参照すること
により、当業界にとって明かとなろう。

（実施例） 本発明の好ましい制御ランプ出力セル１０は、第３図に
全て示すように、６個のショットキークランプ形トラン
ジスタＱ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６及びＱ８．２個の
非クランプ形トランジスタＱ４とＱ７．７個のトランジ
スタＲ１−Ｒ７，２個のコンデンサＣ１と０２、及びシ
ョットキーダイオードＤＩとＤ２で構成されている。さ
らに、セル１０への入力Ｖｉｎは、約１ボルト（“低”
つまり“Ｏ”入力）から約３ボルト（“高”つまり“１
”入力）までの範囲の電圧で変化するが、本発明はこれ
に制限されない。同様に、好ましいセルの出力電圧は、
過剰の時間遅延や歪みを生じることなく、入力を厳密に
反映するものとする。また、出力は高速回路によってロ
ードされ、負荷は少なくとも実効抵抗（ＲＬ）と実効キ
ャパシタンス（ＣＬ）を有するものとするが、同じく本
発明はこれに制限されるものでない。

第３図をよく検討すれば、回路１０は主として２つの駆
動回路からなることを示している。第１の高電圧ドライ
バはそれぞれのコレクタが共に抵抗Ｒ７を介して高電圧
源ＶＣＣに接続されたダーリントン対のトランジスタＱ
６とＱ７を含み、対のうち上方トランジスタＱ６のエミ
ッタが下方トランジスタＱ７のベースに接続されている
。トランジスタＱ６のエミッタとトランジスタＱ７のベ
ースは、抵抗Ｒ６を介してアースにも接続されている。

ダーリントン対の上方トランジスタＱ６のベースは、そ
のコレクターベース接合両端に接続されたコンデンサＣ
１と、そのベースを高電圧源ＶＣＣに接続している抵抗
Ｒ３とを有する。後述するように、コンデンサＣ１と抵
抗Ｒ３は、高電圧ドライバとして機能するダーリントン
対Ｑ６と０７のオンを遅めるように機能する。下方トラ
ンジスタＱ７のベースと上方トランジスタＱ６のエミッ
タも、ダイオードＤ１の抵抗Ｒ３を介して高電圧源Ｖ　
ｃｃに接続されている。

ダーリントン対の高電圧ドライバは、ダーリントン対上
方トランジスタＱ６のベースに接続されたコレクタを有
するトランジスタＱ３によって制御される。一方、トラ
ンジスタＱ３の論理レベルは、トランジスタＱ３のベー
スに接続されたコレクタと、入力ρ電圧レベルによって
制御されるベースとを有するトランジスタＱ２によって
制御される。トランジスタＱ２のコレクタとトランジス
タＱ３のベースは、抵抗Ｒ２を介して高電圧源Ｖ　ｃｃ
に接続されている。トランジスタＱ２とＱ３の両エミン
クは、ＰＮダイオードとして機能するように構成された
トランジスタＱ４を介し、低電圧源（アース）に接続さ
れている。

第２の駆動回路（つまり低電圧ドライバ）はダーリント
ン対Ｑ５と０８を含み、上方トランジスタＱ５のエミッ
タが下方トランジスタＱ８のベースに接続されている。

トランジスタＱ５のエミッタとトランジスタＱ８のベー
スは共に、抵抗Ｒ５とショットキーダイオードＤ２を介
して低電圧源に接続されている。下方トランジスタＱ８
のエミッタは直接低電圧源に接続される一方、そのトラ
ンジスタＱ８のコレクタは出力ノード（と上方ドライバ
のトランジスタＱ７のエミッタ）及びコンデンサＣ２の
一方の極板に接続されている。コンデンサＣ２の他方の
極板は、下方電圧駆動ダーリントン対の上方トランジス
タＱ５のベースに接続されると共に、抵抗Ｒ１を介して
高電圧源■、。にも接続され、低電圧ドライバのオンを
遅める第２のＲＣ回路を形成している。トランジスタＱ
５のコレクタは、抵抗Ｒ４を介して高電圧源ＶＣＣに接
続されている。ダーリントン対の低電圧ドライバは、ト
ランジスタＱ５のベース、さらに抵抗Ｒ１とコンデンサ
Ｃ２の第２極板に接続されたコレクタを有するトランジ
スタＱ１によって制御される。

トランジスタＱ１のベースはセルへの入力に接続され、
従って入力の電圧がトランジスタＱ１を制御する。トラ
ンジスタＱ１のエミッタは、トランジスタＱ２とＱ３の
両エミッタと共通に、トランジスタＱ４を介して低電圧
源（アース）に接続されている。

上方及び下方の電圧ドライバとそれらを制御する回路間
には、多くの共通エレメントの存在することが認識され
よう。例えば、各電圧ドライバは、ダーリントン対の上
方トランジスタのベースに接続され、ドライバのオンを
遅めることによって閉成前のブレークの状態を確立する
ＲＣ回路を有している。また、各ＲＣ回路は対応のダー
リントン対と協働して制御を行い、ランプ出力を与える
。

さらにランプ出力は、各制御回路のコンデンサを、ダー
リントン対の上方トランジスタのベースとダーリントン
対の下方トランジスタのコレクタとの間に接続されるよ
うに配置することによって線形にされる。この構成はさ
らに、電圧供給線のバウンスを制限する。何故なら、電
圧供給線のバウンスを生じる恐れのある負荷キャパシタ
ンスによる電流の減衰が制限されるからである。電流の
減衰は出力電圧を一方向にあまりに速く移動させるため
、ダーリントン対の上方トランジスタのベースに接続さ
れたコンデンサの極板電圧が変化し、トランジスタをオ
フにすることがある。

次に第３図と併せて第４ａ及び４ｂ図を参照すれば、好
ましい回路の動作が理解されよう。第１図の時点ゼロに
おいて、入力信号Ｖｉｎは低（第４ａ図に見られるよう
にほぼｌＶ）で、回路の出力信号Ｖｏｕｔも低（第４ａ
図に見られるようにほぼＯ■）であるとする。トランジ
スタＱ４の存在のため、トランジスタＱ１とトランジス
タＱ２がオンする前に約２Ｖｂｅの電圧が必要なので、
入力が低のときトランジスタＱｌとＱ２はオンしない。

トランジスタＱ１がオフなので、Ｑｌのコレクタ電圧は
高く、従ってトランジスタＱ５はオンしている。さらに
、低電圧ドライバのダーリントン対の上方トランジスタ
Ｑ５がオンのため、下方トランジスタＱ８もオンである
。トランジスタＱ８がオンなので、Ｑ８のコレクタ電圧
はＶｓａｔ　　（ここで与えられた負荷の場合はぼ０．
ＩＶ）であり、従って出力電圧は低に保持されている。

この構成により、セル１０の出力に接続された側のコン
デンサＣ２の極板が低電圧下にある一方、トランジスタ
Ｑ５のベースに接続された側のコンデンサＣ２の極板は
高電圧下にある。

前述したように、低入力電圧のとき、トランジスタＱ２
はオフで、そのコレクタに高電圧を有する。トランジス
タＱ２のコレクタはトランジスタＱ３のベースに接続さ
れているので、トランジスタＱ３はオンで、ＶＣＣから
の電流路を（Ｒ３、Ｑ３及びＱ４を介して）アースに与
える。トランジスタＱ３のコレクタ電圧は約１．２ボル
ト（Ｖｓａｔ＋Ｖｂｅ、トランジスタＱ４の両端間での
電圧降下は常にＶｂｅ）の低に保持され、トランジスタ
Ｑ６のベースが低電圧のため、高電圧ドライバであるダ
ーリントン対トランジスタＱ６とＱｌはオンしない。ト
ランジスタＱ７が非導通なので、セル１０の出力は導通
しているトランジスタＱ８によって駆動される。また、
Ｑ６のベース電圧が低なので、コンデンサＣＩの一方の
極板が低電圧下にあるのに対し、他方の極板は高電圧下
にある。

第４ａ図の時間−電圧プロットで約５ナノ秒後に、セル
１０への入力電圧が急速に立ち上がり始め、約１ナノ秒
後に高電圧（３Ｖ）に達する。入力電圧が約２Ｖｂｅに
なると、トランジスタＱ１がオンし、そのコレクタ電圧
がＶｓａｔ　＋Ｖｂｅに低下する結果、低電圧ドライバ
であるダーリントン対トランジスタＱ５とＱ８はすばや
くオフする。コンデンサＣ２に蓄積されていた電荷は低
抵抗状態にあるトランジスタＱ１とＱ４を介してすばや
くドレンし、従ってコンデンサＣ２はトランジスタＱ５
のベース電圧を高に保持しない。

トランジスタＱ１がオンすると同時に、トランジスタＱ
２も同じくオンし、そのコレクタを低（Ｖｓａｔ　＋　
Ｖｂｅ）にする。これでトランジスタロ３のベースが低
電圧になるので、トランジスタＱ３はオフし、その結果
トランジスタＱ３のコレクタ電圧がＶｃｃへと高になる
。しかし、トランジスタＱ３のコレクタ及びトランジス
タＱ６のベースに接続されたコンデンサＣ１の極板はそ
れまで低電圧だったので、コンデンサＣ１はそこの連結
点での電圧を低に保とうとする。コンデンサＣＩを充電
するための低抵抗路が他に存在しないため、充電は抵抗
Ｒ３を介して生じざるを得す、これによってトランジス
タＱ６のベース電圧の上昇時におけるＲＣ時定数（Ｒ３
Ｃ１）を形成する。つまり、トランジスタＱ６のベース
電圧が少な（とも２Ｖｂｅ（おそら（これに出力がフロ
ートしている際のＶｓａｔＯ値を加えた和）に達するま
で、高電圧ドライバでみるダーリントン対トランジスタ
Ｑ６とＣ７はオンせず、従ってその時点まで、出力の電
圧は上昇し始めない。低電圧ドライバトランジスタの比
較的迅速な遮断と比べ、高電圧ドライバトランジスタの
オン時点は比較的遅く、この結果閉成前ブレークの構成
が確立される（つまりトランジスタＱ７のオン前にトラ
ンジスタＱ８がオフする）。駆動トランジスタＱ７とＣ
８を介してＶｃｃからアースへと向かうフィードスルー
路は存在しないので、電圧供給線のバランスを引き起こ
す１つの原因が取り除かれている。

第４ａ図に見られるように、出力電圧の上昇は比較的安
定な速度（すなわち制御ランプ）に従って制御される。

前記ＲＣ時定数が、この速度を設定する。何故なら、出
力電圧は常に、トランジスタＱ６のベース電圧より２Ｖ
ｂｅ低く保たれるからである。また、Ｃ７を介した負荷
キャパシタンスの充電のため出力電圧があまりに速く立
ち上がろうとすると、ｌ−ランジスタＱ６　（ひいては
トランジスタＱ７）がオフしてしまう。トランジスタＱ
６のオフが生じるのは、トランジスタＱ６のベース電圧
は常に出力電圧より２Ｖｂｅ高い電圧でなければならず
、極板上の電荷が変化する以外、コンデンサＣＩ両端間
での電圧差は変わりようがないからである。つまり前述
したように、Ｃ１を充電するための経路はＲ３を介して
だけであり、ＣＩの充電従ってＣ６のベース電圧はＲＩ
Ｃ１時定数によって制御される。

第４ｂ図を参照すると、低から高への入力電圧の移行時
、負荷キャパシタンスはトランジスタＱ７を介して急速
に充電される点に注意されたい。

この充電の鋭いピークが見られるが、このピークは制御
されない回路の場合に比べるとはるかに小さい。また、
Ｃ７の導通中、負荷抵抗を介して安定な電流が引き込ま
れる。

第４ａ図に戻ると、高入力信号から低入力信号への鋭い
移行が、２５ナノ秒時点で生じているのが見られる。入
力信号が２Ｖｂｅより下がると、トランジスタＱ１とＣ
２がオフする。トランジスタＱ２がオフになると、Ｃ３
のベース電圧が急速に上昇し、トランジスタＱ３をオン
する。トランジスタＱ３のオンで、高電圧ドライバ用ダ
ーリントン対のトランジスタＱ６のベース電圧がＶｓａ
ｔ　＋Ｖｂｅに下がり、トランジスタＱ６がオフする。

この際、トランジスタＱ６のベースに接続された掻仮に
高電圧を有するコンデンサＣ１は、その極板側の全電荷
がトランジスタＱ３とＣ４を介してすばやくドレンされ
るので、トランジスタＱ６のベース電圧を維持しようと
しない。この結果、高電圧ドライバはすばやくオフする
。

前述したように、トランジスタＱ２のオフと同時に、ト
ランジスタＱ１もオフしている。トランジスタＱ１がオ
フすると、そのコレクタ電圧が上昇し始める。しかし、
トランジスタＱ１のコレクタに接続された側のコンデン
サＣ２の極板電圧が低で、電荷がすばやくドレンできる
低抵抗路が存在しないため、コンデンサＣ２がトランジ
スタＱ１のコレクタにおける電圧レベルを制御する。

こうして、トランジスタＱ１のコレクタ電圧は、前述し
たＲ３Ｃ１時定数と同様、コンデンサＣ２と抵抗Ｒ１の
ＲＣ時定数（ＲＩ　Ｃ２）によって支配される。かかる
構成により、トランジスタＱ１のコレクタに接続された
ベースを有する低電圧ドライバ用ダーリントン対のトラ
ンジスタＱ５のオン移行は、高電圧ドライバのオフと比
べ比較的長い時間を要する（すなわち閉成前ブレークの
回路が確立される）。また、トランジスタＱ５のベース
電圧はＲＩＣ２時定数に従って上昇するので、出力の電
圧が逆に制御される。このような結果が得られるのは、
コンデンサ０２両端での電圧がその極板の充電または放
電によってのみ変化し得るという事実に基づいている。

出力電圧があまりにすばやく下がり始めると、トランジ
スタＱ５のベースに接続された側のコンデンサＣ２の極
板電圧が下降せしめられ、トランジスタＱ５とＣ８をオ
フし、電圧降下を停止してしまう。

出力電圧はコンデンサＣ２によってトランジスタＱ５と
Ｃ８をオフさせるほど速く下がらないので、出力キャパ
シタンスの電荷はトランジスタＱ８を介してアースにす
ばやくドレンすることはない。こうす、るのは、電流の
急速な流れによって、負荷コンデンサＣ１の電圧が急速
に変化してしまうという理由による。この結果、トラン
ジスタＱ８を通る電流の流れが制御され（つまりＣ８が
ゆっくりオンし、トランジスタＱ５及びコンデンサＣ２
との協働により電流制限手段として作用する）、負荷キ
ャパシタンスによるアースバウンスが大幅に減じられる
。事実、第４ａ図に見られるように、負荷コンデンサか
ら放電する電流はある時間にわたって制御され、また第
４ｂ図に見られるように、出力の電圧は制御された速度
で降下する。

好ましい実施例によれば、例示の回路１０が高速の回路
で使われる場合、コンデンサＣ１と０２のキャパシタン
スは各々約０．２ｐＦに選定する。抵抗Ｒ１−Ｒ６の抵
抗はそれぞれ１５Ｋ、１５に１７．５Ｋ、５Ｋ、ＩＫ及
び２０にオームとする一方、短絡時に電流を制限するよ
うに配置された抵抗Ｒ７は装置にあった適当な値に選定
する。負荷抵抗ＲＬが０．５にオームで、負荷インダク
タンスＣＬが５０ｐＦの場合、低から高への移行時にお
ける出力の遷移速度は約０．７７　Ｖ／ｎｓである。同
じく、高から低への移行時における遷移速度は約０．６
３Ｖ／ｎｓである。

第５ａ図を参照すると、抵抗Ｒ１−Ｒ６が上記の値を持
つ場合、高−低（Ｈ，Ｔ、　Ｌ、　）及び低−高（Ｌ、
Ｔ。

１１）移行の遷移速度は、コンデンサｃ１とＣ２のキャ
パシタンスを適切に選ぶことによって制御できることが
理解されよう。実際上、両方の移行で１つの遷移速度と
なるのが望ましいときには、両コンデンサを慎重に選ん
で同一の速度を与えることができる。例えば、約０．６
５　Ｖ／ｎｓの遷移速度が望ましい場合、コンデンサＣ
１を０．３５ｐＦのキャパシタンスとなるように選ぶ一
方、コンデンサＣ２は０．１７５ｐＦのキャパシタンス
となるように選べばよい。

第５ｂ図のプロットは、他のものが全て同じとして、負
荷のキャパシタンスが出力の遷移速度に影響を及ぼす点
を示している。この点は、負荷キャパシタンスが増加す
ると、負荷コンデンサの電圧を減少する−のにより多く
の電荷がトランジスタＱ８を介して放電されねばならず
、負荷コンデンサの電圧が出力電圧になるということに
基づいている。従って、負荷キャパシタンスを知った上
で、コンデンサＣ１とＣ２及び／又は抵抗Ｒ３とＲ２の
キャパシタンスを調整することによって、移行速度は（
制限内で）所望の通り調整できる。

以上、制御されたランプ出力を有するＴＴＬバッファ回
路を説明し、例示した。発明の特定実施例を説明したが
、本発明はそれによって制限されず、発明の範囲は広く
解釈され、明細書も同様に読まれるべきである。例えば
、当業者であれば、好ましい実施例では複数のショット
キークランプ形バイポーラＮＰＮトランジスタとショッ
トキーダイオードを用いたが、他の種類のトランジスタ
（例えばバイポーラＰＮＰ、ＦＥＴなど）も使え、ディ
スクリート部品または集積回路として与えられることが
理解されよう。つまり、コレクタ、ベース及びエミッタ
を具備するバイポーラトランジスタという用語は、等価
のドレイン、ゲート及びソースを持つＦＥＴやその他任
意の３電極式トランジスタデバイスを広く含むものと読
まれるべきである。事実トランジスタは、帯電キャリヤ
（電子または正孔）がそこで発生する第１のフロー電極
、帯電キャリヤが終端する第２のフロー電極、及び第１
と第２両フロー電極間を流れる電荷を調整する制限電極
を備えた３電極デバイスと考えられる。

また当業者であれば、好ましい実施例のトランジスタは
非反転バッファ回路を与える特定の方法で構成したが、
高電圧ドライバのコントローラとしてトランジスタＱ１
の同等物を設け、低電圧ドライバのコントローラとして
トランジスタＱ２とＣ３の同等物を設けるなど、反転バ
ッファ回路を与えるようにトランジスタを構成し直すこ
ともできる。実際上、同一または同様の結果を与える回
路のその他の変更も、当業者にとっては自明であろう。

さらに、本発明の各種要素を、出力電圧駆動手段、閉成
前ブレークの構成及びランプ電圧出力を与えるように出
力電圧駆動手段を制御する制御手段、及び追加のアース
バウンスを防ぐように負荷キャパシタンスへのまたはそ
こからの電流の流れを制限する電流制限手段としての機
能に従って説明したが、それらの各種要素はｌより多い
機能を果たしている。例えば、コンデンサは、ランプ出
力を与える制御手段の一部及び負荷キャパシタンスによ
るアースバウンスを実質上取り除く電流制限手段の一部
の両方として機能している。つまり、発明の範囲内にお
いて、異なる回路構成であるが同じ機能を与える前記以
外の回路を設けてもよいことが理解されよう。さらに、
例示回路の応用はそれに制限されるものでなく、任意の
回路、特にＴＴＬ回路の出力として例示の回路を使用で
きることも理解されよう。従って、特許請求の範囲に記
載された発明の精神及び範囲から逸脱せずに、前記の発
明に対してさらに別の変形及び変更を施し得ることは当
業者にとって明かであろう。

【図面の簡単な説明】

第１図は従来のＴＴＬインバータの回路図；第２図は従
来技術によるＴＴＬ閉成閉成シブレーク回路路図；第３
図は制御ランプ出力を有する本発明のＴＴＬ両立スイッ
チング回路の回路図；第４ａ及び第４ｂ図はそれぞれ第
３図の回路に関する入力及び出力電圧と電流とをプロッ
トしたグラフ；及び第５ａ及び第５ｂ図はそれぞれ出力
の移行遷移速度に対する帰還コンデンササイズと負荷キ
ャパシタンスとの関係をプロットしたグラフである。 １０・・・・・・バッファ回路 Ｃ５、Ｃ８・・・・・・低電圧ドライバ手段（第１、第
２トランジスタ） Ｃ６、Ｃ７・・・・・・高電圧ドライバ手段（第３、第
４トランジスタ） Ｖｉｎ・・・・・・入力信号 Ｖｃｃ・・・・・・高電圧源 Ｃ３、Ｑｌ・・・・・・第１．２制御トランジスタＣ１
、Ｃ２・・・・・・第１，２コンデンサＲ３、Ｒ１・・
・・・・第１．２抵抗 Ｑ２・・・・・・第３制御トランジスタ）　　　　＞　
　　＞ Ｃマ） Ｃフ ｏ：Ｉ　　　　セ Ｃ嘲・−一一一一一一 〉 〉

Claims (1)

1. 【特許請求の範囲】 １、入力信号に応答して、出力に出力信号を与えるバッ
   ファ回路において： ａ）低電圧源と前記バッファ回路の出力に接続された低
   電圧ドライバ手段； ｂ）高電圧源と前記バッファ回路の出力に接続された高
   電圧ドライバ手段；及び ｃ）前記入力信号の電圧レベルが第１レベルから第２レ
   ベルに移行するとき、前記高電圧ドライバ手段がオンす
   る前に前記低電圧ドライバ手段がオフし、また前記入力
   信号の電圧レベルが第２レベルから第１レベルに移行す
   るとき、前記低電圧ドライバ手段がオンする前に前記高
   電圧ドライバ手段がオフすることを保証するように構成
   されると共に、前記低電圧ドライバ手段がオンするとき
   、低電圧ドライバ手段を介した前記バッファ回路の出力
   と前記低電圧源との間での電流の流れを制御可能に制限
   するように構成されたドライバ制御及び電流制限手段；
   を備えたバッファ回路。 ２、前記ドライバ制御及び電流制限手段がさらに、前記
   高電圧ドライバ手段がオンするとき、高電圧ドライバ手
   段を介した前記バッファ回路の出力と前記高電圧源との
   間での電流の流れを制御可能に制限するように構成され
   た請求項１記載のバッファ回路。 ３、前記低電圧ドライバ手段が各々ベース、エミッタ及
   びコレクタを有する第１及び第２のトランジスタからな
   り、該第１トランジスタのエミッタが第２トランジスタ
   のベースに接続され、第２トランジスタのエミッタが前
   記低電圧源に接続され、第２トランジスタのコレクタが
   前記バッファ回路の出力に接続されており、また前記高
   電圧ドライバ手段が各々ベース、エミッタ及びコレクタ
   を有する第３及び第４のトランジスタからなり、該第３
   トランジスタのエミッタが第４トランジスタのベースに
   接続され、第４トランジスタのコレクタが前記高電圧源
   に接続され、第４トランジスタのエミッタが前記バッフ
   ァ回路の出力に接続された請求項１記載のバッファ回路
   。 ４、前記ドライバ制御及び電流制限手段がさらに、前記
   入力信号の電圧レベルが前記第１レベルから第２レベル
   へ移行するとき、前記出力の電圧が比較的低い出力レベ
   ルから比較的高い出力レベルへと制御されながら増大し
   、また前記入力信号の電圧レベルが前記第２レベルから
   第１レベルへ移行するとき、前記出力の電圧が比較的高
   い出力レベルから比較的低いレベルへと制御されながら
   減少するごとく、前記出力の電圧を制御するように構成
   された請求項１記載のバッファ回路。 ５、前記ドライバ制御及び電流制限手段がさらに、前記
   入力信号の電圧レベルが前記第１レベルから第２レベル
   へ移行するとき、前記高電圧ドライバ手段のエミッタ電
   圧が比較的低い出力レベルから比較的高い出力レベルと
   制御されながら増大し、また前記入力信号の電圧レベル
   が前記第２レベルから第１レベルへ移行するとき、前記
   低電圧ドライバ手段のコレクタ電圧が比較的高い出力レ
   ベルから比較的低い出力レベルへと制御されながら減少
   するごとく、前記高電圧ドライバ手段のエミッタと前記
   低電圧ドライバ手段のコレクタにおける電圧を制御する
   ように構成された請求項３記載のバッファ回路。 ６、前記ドライバ制御及び電流制限手段が前記高電圧ド
   ライバ手段用の第１制御回路と前記低電圧ドライバ手段
   用の第２制御回路からなり、前記第１制御回路が： （Ａ）前記第３トランジスタのベースに接続されたコレ
   クタを有し、前記入力信号が前記第１レベルから第２レ
   ベルへ移行するとき、前記第３トランジスタのベース電
   圧を増大するように構成された第１制御トランジスタ、 （Ｂ）前記第３トランジスタのベースに接続された第１
   極板を有する第１コンデンサ、及び（Ｃ）前記高電圧源
   と前記第１コンデンサの第１極板との間に接続された第
   １抵抗を備え、前記高電圧ドライバ手段がオンするとき
   、前記第１コンデンサと第１抵抗が前記第３トランジス
   タのベース電圧の増大を制御し、 前記第２制御回路が： （Ａ）前記第１トランジスタのコレクタに接続されたコ
   レクタを有し、前記入力信号が低電圧レベルにあるとき
   、前記第１トランジスタのベース電圧を増大するように
   構成された第２制御トランジスタ、 （Ｂ）前記第１トランジスタのベースに接続された第１
   極板を有する第２コンデンサ、及び（Ｃ）前記高電圧源
   と前記第２コンデンサの第１極板との間に接続された第
   ２抵抗を備え、前記低電圧ドライバ手段がオンするとき
   、前記第２コンデンサと第２抵抗が前記第１トランジス
   タのベース電圧の増大を制御する請求項５記載のバッフ
   ァ回路。 ７、前記第１コンデンサの第２極板が前記第４トランジ
   スタのコレクタに接続され、 前記第２コンデンサの第２極板が前記第２トランジスタ
   のコレクタに接続され、且つ 少なくとも前記第１コンデンサが前記第３トランジスタ
   のベース電圧の増大を実質上リニアーに制御し、また少
   なくとも前記第２コンデンサが前記第１トランジスタの
   ベース電圧の増大を実質上リニアーに制御する請求項６
   記載のバッファ回路。 ８、前記各制御トランジスタが前記低電圧源に接続され
   たエミッタを有し、 前記入力電圧が前記第２レベルから第１レベルへ移行す
   るとき、前記第１制御トランジスタがオンして、第１制
   御トランジスタのコレクタ電圧が低レベルへ急速に減少
   すると共に、第１制御トランジスタが前記第１コンデン
   サの第１極板側の電荷を前記低電圧源へと導くように、
   前記第１制御トランジスタが構成され、且つ前記入力電
   圧が前記第１レベルから第２レベルへ移行するとき、前
   記第２制御トランジスタがオンして、第２制御トランジ
   スタのコレクタ電圧が低レベルへ急速に減少すると共に
   、第２制御トランジスタが前記第２コンデンサの第１極
   板側の電荷を前記低電圧源へと導くように、前記第２制
   御トランジスタが構成された請求項６記載のバッファ回
   路。 ９、前記入力信号が入力で受け取られ、 前記第１電圧レベルが低電圧レベルで、前記第２電圧レ
   ベルが高電圧レベルであり、且つ前記ドライバ制御及び
   電流制限手段の前記第１制御回路が第３制御トランジス
   タをさらに備え、該第３制御トランジスタが前記入力に
   接続されたベース、前記第１制御トランジスタのベース
   に接続されたコレクタ、及び前記低電圧源に接続された
   エミッタを有し、前記第１制御回路がさらに、前記入力
   信号が低電圧レベルから高電圧レベルへ移行するとき、
   前記第３制御トランジスタがオンして、第３制御トラン
   ジスタのコレクタ電圧が低になるように構成された請求
   項８記載のバッファ回路。 １０、電流制限のため、前記第２コンデンサの第２極板
   が前記第２トランジスタのコレクタに接続された請求項
   ６記載のバッファ回路。 １１、電流制限のため、前記第１コンデンサの第２極板
   が前記第４トランジスタのコレクタに接続された請求項
   １０記載のバッファ回路。 １２、前記ドライバ制御及び電流制限手段がコンデンサ
   と前記第１及び第２トランジスタを備え、該コンデンサ
   の第１極板が第１トランジスタのベースに接続され、該
   コンデンサの第２極板が第２トランジスタのコレクタに
   接続され、前記出力と低電圧源との間での電流の流れを
   制限する請求項３記載のバッファ回路。 １３、前記ドライバ制御及び電流制限手段が別のコンデ
   ンサと前記第３及び第４トランジスタを備え、該別のコ
   ンデンサの第１極板が第３トランジスタのベースに接続
   され、該別のコンデンサの第２極板が第４トランジスタ
   のコレクタに接続され、前記出力と高電圧源との間での
   電流の流れを制限する請求項１２記載のバッファ回路。 １４、入力信号に応答し、制御されたランプ出力を有す
   るバッファ回路において： ａ）低電圧源と前記バッファ回路の出力に接続された低
   電圧ドライバ手段； ｂ）高電圧源と前記バッファ回路の出力に接続された高
   電圧ドライバ手段；及び ｃ）前記入力信号の電圧レベルが低レベルから高レベル
   に移行するとき、前記高電圧ドライバ手段がオンする前
   に前記低電圧ドライバ手段がオフし、また前記入力信号
   の電圧レベルが第２レベルから第１レベルに移行すると
   き、前記低電圧ドライバ手段がオンする前に前記高電圧
   ドライバ手段がオフすることを保証するように構成され
   たドライバ制御及び電流制限手段を備え、 前記ドライバ制御手段がさらに、前記入力信号の電圧レ
   ベルが低レベルから高レベルへ移行するとき、前記高電
   圧ドライバ手段のエミッタ電圧が比較的低い出力レベル
   から比較的高い出力レベルへと制御されながら増大し、
   また前記入力信号の電圧レベルが高レベルから低レベル
   へ移行するとき、前記低電圧ドライバ手段のコレクタ電
   圧が比較的高い出力レベルから比較的低い出力レベルへ
   と制御されながら減少するごとく、前記高電圧ドライバ
   手段のエミッタと前記低電圧ドライバ手段のコレクタに
   おける電圧を制御するように構成されたバッファ回路。 １５、前記低電圧ドライバ手段が各々ベース、エミッタ
   及びコレクタを有する第１及び第２のトランジスタから
   なり、該第１トランジスタのエミッタが第２トランジス
   タのベースに接続され、第２トランジスタのエミッタが
   前記低電圧源に接続され、第２トランジスタのコレクタ
   が前記バッファ回路の出力に接続されており、且つ前記
   高電圧ドライバ手段が各々ベース、エミッタ及びコレク
   タを有する第３及び第４のトランジスタからなり、該第
   ３トランジスタのエミッタが第４トランジスタのベース
   に接続され、第４トランジスタのコレクタが前記高電圧
   源に接続され、第４トランジスタのエミッタが前記バッ
   ファ回路の出力に接続された請求項１４記載のバッファ
   回路。 １６、前記ドライバ制御及び電流制限手段が前記高電圧
   ドライバ手段用の第１制御回路と前記低電圧ドライバ手
   段用の第２制御回路からなり、前記第１制御回路が： （Ａ）前記第３トランジスタのベースに接続されたコレ
   クタを有し、前記入力信号が第１レベルから第２レベル
   へ移行するとき、前記第３トランジスタのベース電圧を
   増大するように構成された第１制御トランジスタ、 （Ｂ）前記第３トランジスタのベースに接続された第１
   極板を有する第１コンデンサ、及び（Ｃ）前記高電圧源
   と前記第１コンデンサの第１極板との間に接続された第
   １抵抗を備え、前記高電圧ドライバ手段がオンするとき
   、前記第１コンデンサと第１抵抗が前記第３トランジス
   タのベース電圧の増大を制御し、 前記第２制御回路が： （Ａ）前記第１トランジスタのベースに接続されたコレ
   クタを有し、前記入力信号が低電圧レベルにあるとき、
   前記第１トランジスタのベース電圧を増大するように構
   成された第２制御トランジスタ、 （Ｂ）前記第１トランジスタのベースに接続された第１
   極板を有する第２コンデンサ、及び（Ｃ）前記高電圧源
   と前記第２コンデンサの第１極板との間に接続された第
   ２抵抗を備え、前記低電圧ドライバ手段がオンするとき
   、前記第２コンデンサと第２抵抗が前記第１トランジス
   タのベース電圧の増大を制御する請求項１５記載のバッ
   ファ回路。 １７、前記各制御トランジスタが前記低電圧源に接続さ
   れたエミッタを有し、 前記入力電圧が前記第２レベルから第１レベルへ移行す
   るとき、前記第１制御トランジスタがオンして、第１制
   御トランジスタのコレクタ電圧が低レベルへ急速に減少
   すると共に、第１制御トランジスタが前記第１コンデン
   サの第１極板側の電荷を前記低電圧源へと導くように、
   前記第１制御トランジスタが制御され、且つ前記入力電
   圧が前記第１レベルから第２レベルへ移行するとき、前
   記第２制御トランジスタがオンして、第２制御トランジ
   スタのコレクタ電圧が低レベルへ急速に減少すると共に
   、第２制御トランジスタが前記第２コンデンサの第１極
   板側の電荷を前記低電圧源へと導くように、前記第２ト
   ランジスタが構成された請求項１６記載のバッファ回路
   。 １８、前記入力信号が入力で受け取られ、 前記第１電圧レベルが低電圧レベルで、前記第２電圧レ
   ベルが高電圧レベルであり、且つ前記ドライバ制御及び
   電流制限手段の前記第１制御回路が第３制御トランジス
   タをさらに備え、該第３制御トランジスタが前記入力に
   接続されたベース、前記第１制御トランジスタのベース
   に接続されたコレクタ、及び前記低電圧源に接続された
   エミッタを有し、前記第１制御回路がさらに、前記入力
   信号が低電圧レベルから高電圧レベルへ移行するとき、
   前記第３制御トランジスタがオンして、第３制御トラン
   ジスタのコレクタ電圧が低になるように構成された請求
   項１７記載のバッファ回路。