JPH02271531A - 集積回路 - Google Patents

集積回路

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Publication number
JPH02271531A
JPH02271531A JP1093439A JP9343989A JPH02271531A JP H02271531 A JPH02271531 A JP H02271531A JP 1093439 A JP1093439 A JP 1093439A JP 9343989 A JP9343989 A JP 9343989A JP H02271531 A JPH02271531 A JP H02271531A
Authority
JP
Japan
Prior art keywords
pads
interconnection
solder
wiring
laminated
Prior art date
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Pending
Application number
JP1093439A
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English (en)
Inventor
Noboru Kawamata
川又　昇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Publication of JPH02271531A publication Critical patent/JPH02271531A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/981—Auxiliary members, e.g. spacers
    • H10W72/983—Reinforcing structures, e.g. collars

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に関し、特に半田バンプを施こすパッ
ドを有する集積回路に関する。
〔従来の技術〕
従来、集積回路は、集積度が上る程多くのパッドを必要
とするため、パッド間隔を短かくする必要があった。そ
の為、出力バッファや入出力保護素子等をパッド間に配
置することは不可能となり、その結果、パッド隣接方向
の表面構造はほとんど平坦なものとなっていた。以下図
面を参照して説明する。
第２図（ａ＞、（ｂ）は従来の集積回路のパッド部分の
平面図及びＢ−Ｂ’線断面図である。
シリコン基板１の上に酸化膜２、絶縁膜３を順次均等な
厚さで形成する。その上にＡｆｆｌパッド６を設け、保
護膜４で覆い、開口部８を形成してＡ１パッド６の中央
部を露出させ、周縁部を覆う。ＡＩパッド６の周縁で保
護膜４が盛上がっているだけで集積回路のパッド周辺部
の表面はほぼ平坦である。
〔発明が解決しようとする課題〕
上述した従来の集積回路は、パッド周辺部の表面がほぼ
平坦な構造となっているので、半田バンプを形成する際
、半田溶融液がパッド間に残り易く、隣接するパッド上
の半田溶融液とつながった状態となり、パッド間が短絡
するという欠点がある。
〔課題を解決するための手段〕
本発明は、内部に素子が形成され表面の周縁に半田バン
プ形成用のパッドが設けられた半導体チップを有する集
積回路において、前記パッドとパッドとが対面している
パッドの辺の長さよりも大きい長さを有しかつ絶縁膜を
介して少くとも二層の配線が積層されている積層配線が
前記パッドとパッドとの間に設けたことを特徴とする。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図である。
シリコン基板１の表面を酸化して出来た酸化膜２の上に
下層配線である多結晶シリコン配線５を形成し、その上
から絶縁膜３をかぶせ、その上にＡ、Ｒパッド６及びＡ
Ｉ配線７を形成し、保護膜４をかぶせ、Ａｆｆｌパッド
６の中央部に開口部８を設ける。
今、二つのＡＩＩパッド６の間に多結晶シリコン配線５
とＡＪ配線７による積層構造を設けることで、パッド間
の高さは多結晶シリコン配線５の厚みとＡＩ配線７の厚
みの分だけＡρパット６より高い構造となっている。第
１図（ａ）に示すように、ＡＩパッド６の一辺の長さｌ
と多結晶シリコン配線５とＡ、＆配線７による積層構造
の長しとの関係は、Ｌ≧ｉである必要がある。何故なら
、Ｌ＜ｆｆｌの時、パッド間に従来例で示した構造が存
在することになり、十分な効果を得られなくなる為であ
る。
〔発明の効果〕
以上説明したように、本発明は、パッド間に２層以上の
積層構造の配線を形成し、パッド面よりパッド間の一部
分が高くなるようにしたので、半田バンブ形成時の半田
つながりによるパッド間短絡が起こらないという効果が
ある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図、第２図（ａ）（ｂ）は従来の集積回
路のパッド部分の平面図及びＢ−Ｂ’線断面図である。 １・・・シリコン基板、２・・・酸化膜、３・・・絶縁
膜、４・・・保護膜、５・・・多結晶シリコン配線、６
・・・Ａρパッド、７・・・ＡＪ配線、８・・・開口部
。

Claims (1)

    【特許請求の範囲】
  1. 内部に素子が形成され表面の周縁に半田バンプ形成用の
    パッドが設けられた半導体チップを有する集積回路にお
    いて、前記パッドとパッドとが対面しているパッドの辺
    の長さよりも大きい長さを有しかつ絶縁膜を介して少く
    とも二層の配線が積層されている積層配線が前記パッド
    とパッドとの間に設けたことを特徴とする集積回路。
JP1093439A 1989-04-12 1989-04-12 集積回路 Pending JPH02271531A (ja)

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JP1093439A JPH02271531A (ja) 1989-04-12 1989-04-12 集積回路

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JP1093439A JPH02271531A (ja) 1989-04-12 1989-04-12 集積回路

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JPH02271531A true JPH02271531A (ja) 1990-11-06

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