JPH03180052A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03180052A JPH03180052A JP1319892A JP31989289A JPH03180052A JP H03180052 A JPH03180052 A JP H03180052A JP 1319892 A JP1319892 A JP 1319892A JP 31989289 A JP31989289 A JP 31989289A JP H03180052 A JPH03180052 A JP H03180052A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- grounding
- power source
- metal wiring
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体集積回路に関し、特に半導体集積回路の
配線配置構造に関する。
配線配置構造に関する。
従来の半導体集積回路は、ボンディングパッドが半導体
チップの最も外側に配置され、接地配線がその内側にあ
り、さらにその内側に電源配線が配置され、これらが内
部の回路素子を囲むようになっていた。
チップの最も外側に配置され、接地配線がその内側にあ
り、さらにその内側に電源配線が配置され、これらが内
部の回路素子を囲むようになっていた。
第３図に従来の半導体集積回路の模式的平面図を示し、
第４図に第３図のＢ−Ｂ’線での断面図を示す。
第４図に第３図のＢ−Ｂ’線での断面図を示す。
金属配線は２層になっており、下層金属配線７はシリコ
ン基板１上の絶縁膜９の上に形成され、上層金属配線は
絶縁膜９．下層金属配線７の上に形成された絶縁膜９ａ
の上に形成され、上層金属配線、絶縁膜９ａの上にはカ
バー膜１ｏが形成され、カバーｉｉｏを開口してボンデ
ィングパッド４．５．６が形成されていた。
ン基板１上の絶縁膜９の上に形成され、上層金属配線は
絶縁膜９．下層金属配線７の上に形成された絶縁膜９ａ
の上に形成され、上層金属配線、絶縁膜９ａの上にはカ
バー膜１ｏが形成され、カバーｉｉｏを開口してボンデ
ィングパッド４．５．６が形成されていた。
ボンディングパッド４．５，６．接地配線２゜および電
源配線３はともに上層金属配線からなり、接地配線用の
ボンディングパッド４と接地配線２との接続は上層金属
配線で行ない、電源配線用のボンディングパッド５と電
源配線３との接続はスルーホール８を介して下層金属配
線７で行なっていた。
源配線３はともに上層金属配線からなり、接地配線用の
ボンディングパッド４と接地配線２との接続は上層金属
配線で行ない、電源配線用のボンディングパッド５と電
源配線３との接続はスルーホール８を介して下層金属配
線７で行なっていた。
また、内部の回路素子への電源配線３．接地配線２の接
続は接続配線１１．１２により行なわれていた。なお、
接続配線１１．１２は上層金属配線並びに下層金属配線
が種々組合されて構成されている。
続は接続配線１１．１２により行なわれていた。なお、
接続配線１１．１２は上層金属配線並びに下層金属配線
が種々組合されて構成されている。
ｒ発明が解決しようとする課題〕
上述した従来の半導体集積回路は、ボンディングパッド
と電源配線との接続を、最外周配線である接地配線の下
をくぐって下層金属配線で行なっている。一般に、Ｄ
Ｉ Ｐ （Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ
）やＱ Ｆ Ｐ （Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａ
ｇｅ ）などのモールドパッケージに組み込まれた半導
体集積回路では、温度ストレスにより最外周上層金属配
線とその下を通る下層金属配線との間にショートが発生
することが知られている。特に、半導体チップのコーナ
ー近傍において、幅の広い上層金属配線と幅の広い下層
金属配線とが交差する場さ、すなわち対向面積が大きい
場合、発生頻度が高くなる。例えば、接地配線の幅は５
０〜２００μｍ程度あり、電源配線とボンディングパッ
ドとを接続するための下層金属配線の幅は電流容量が太
きなため５０〜１００μｍ程度・必要となる。
と電源配線との接続を、最外周配線である接地配線の下
をくぐって下層金属配線で行なっている。一般に、Ｄ
Ｉ Ｐ （Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ
）やＱ Ｆ Ｐ （Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａ
ｇｅ ）などのモールドパッケージに組み込まれた半導
体集積回路では、温度ストレスにより最外周上層金属配
線とその下を通る下層金属配線との間にショートが発生
することが知られている。特に、半導体チップのコーナ
ー近傍において、幅の広い上層金属配線と幅の広い下層
金属配線とが交差する場さ、すなわち対向面積が大きい
場合、発生頻度が高くなる。例えば、接地配線の幅は５
０〜２００μｍ程度あり、電源配線とボンディングパッ
ドとを接続するための下層金属配線の幅は電流容量が太
きなため５０〜１００μｍ程度・必要となる。
一方、電源、接地以外のボンディングパッド（第３図に
おけるボンディングパッド６〉からの内部回路素子への
金属配線は、電流容量が小さいことから３〜１０μｍ程
度の幅で十分であり、そのため、これらが最外周上層金
属配線である接地配線の下を通っても、上述の温度スト
レスによるショーＩ・の発生頻度は高くない。
おけるボンディングパッド６〉からの内部回路素子への
金属配線は、電流容量が小さいことから３〜１０μｍ程
度の幅で十分であり、そのため、これらが最外周上層金
属配線である接地配線の下を通っても、上述の温度スト
レスによるショーＩ・の発生頻度は高くない。
「課題を解決するための手段〕
本発明の半導体集積回路は、半導体チップの最外周に配
置された接地配線と、その内側に周状に配置された電源
配線と、それらの間に配置されたボンディングパッドと
を有している。
置された接地配線と、その内側に周状に配置された電源
配線と、それらの間に配置されたボンディングパッドと
を有している。
［実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の模式的平面図である。第２
図は第１図におけるＡ−Ａ’線での断面図である。
図は第１図におけるＡ−Ａ’線での断面図である。
金属配線は２層になっており、下層金属配線はシリコン
基板１上の絶縁膜９の上に形成され、上層金属配線は絶
縁１１！９．金属配線７上の絶縁膜９ａの上に形成され
、上層金属配線、絶縁膜９ａ上にはカバー膜１０が形成
され、カバー膜１０を開口してボンディングパッド４，
５．６が形成されている。
基板１上の絶縁膜９の上に形成され、上層金属配線は絶
縁１１！９．金属配線７上の絶縁膜９ａの上に形成され
、上層金属配線、絶縁膜９ａ上にはカバー膜１０が形成
され、カバー膜１０を開口してボンディングパッド４，
５．６が形成されている。
ボンディングパッド４，５．６．接地配線２゜および電
源配線３はともに上層金属配線からなり、接地配線用の
ボンディングパッド４と接地配線２との接続は上層金属
配線で行ない、電源配線用のボンディングパッド５と電
源配線３との接続も上層金属配線で行なわれており、最
外周配線である接地配線２の下を通る下層金属配線は存
在しない。
源配線３はともに上層金属配線からなり、接地配線用の
ボンディングパッド４と接地配線２との接続は上層金属
配線で行ない、電源配線用のボンディングパッド５と電
源配線３との接続も上層金属配線で行なわれており、最
外周配線である接地配線２の下を通る下層金属配線は存
在しない。
また、内部の回路素子への電源配線３．接地配線２の接
続は接続配線１１．１２により行なわれている。なお、
接続配線１１．１２は上層金属配線並びに下層金属配線
が種々組合されて構成されている。
続は接続配線１１．１２により行なわれている。なお、
接続配線１１．１２は上層金属配線並びに下層金属配線
が種々組合されて構成されている。
以上説明したように本発明は、半導体チップの最外周に
配置された接地配線とその内側に周状に配置された電源
配線との間にボンディングパッドを配置することにより
、最外周配線の下を通る配線を無くし、層間ショートの
発生頻度の低い半導体集積回路を提供することが可能と
なる。
配置された接地配線とその内側に周状に配置された電源
配線との間にボンディングパッドを配置することにより
、最外周配線の下を通る配線を無くし、層間ショートの
発生頻度の低い半導体集積回路を提供することが可能と
なる。
第１図は本発明の一実施例の模式的平面図、第２図は本
発明の一実施例の断面図、第３図は従来の半導体集積回
路の模式的平面図、第４図は従来の半導体集積回路の断
面図である。 ｌ・・・シリコン基板、２・・・接地配線、３・・・電
源配線、４．５．６・・・永ンディングパッド、７・・
・下層金属配線、８・・・スルーホール、９．９ａ・・
・絶縁膜、１０・・・カバー膜、１１．１２接続配線。
発明の一実施例の断面図、第３図は従来の半導体集積回
路の模式的平面図、第４図は従来の半導体集積回路の断
面図である。 ｌ・・・シリコン基板、２・・・接地配線、３・・・電
源配線、４．５．６・・・永ンディングパッド、７・・
・下層金属配線、８・・・スルーホール、９．９ａ・・
・絶縁膜、１０・・・カバー膜、１１．１２接続配線。
Claims (1)
- 最外周に配置された接地配線と、前記接地配線の内側
に周状に配置された電源配線と、前記接地配線と前記電
源配線との間に配置されたボンディングパッドとを有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319892A JPH03180052A (ja) | 1989-12-08 | 1989-12-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319892A JPH03180052A (ja) | 1989-12-08 | 1989-12-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180052A true JPH03180052A (ja) | 1991-08-06 |
Family
ID=18115398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319892A Pending JPH03180052A (ja) | 1989-12-08 | 1989-12-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03180052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129526A (ja) * | 1991-09-16 | 1993-05-25 | Samsung Electron Co Ltd | 半導体装置の静電気放電保護装置 |
| JP2009049306A (ja) * | 2007-08-22 | 2009-03-05 | Fujikura Ltd | 半導体装置 |
-
1989
- 1989-12-08 JP JP1319892A patent/JPH03180052A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129526A (ja) * | 1991-09-16 | 1993-05-25 | Samsung Electron Co Ltd | 半導体装置の静電気放電保護装置 |
| JP2009049306A (ja) * | 2007-08-22 | 2009-03-05 | Fujikura Ltd | 半導体装置 |
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