JPH06204393A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06204393A JPH06204393A JP4347593A JP34759392A JPH06204393A JP H06204393 A JPH06204393 A JP H06204393A JP 4347593 A JP4347593 A JP 4347593A JP 34759392 A JP34759392 A JP 34759392A JP H06204393 A JPH06204393 A JP H06204393A
- Authority
- JP
- Japan
- Prior art keywords
- lsi chips
- semiconductor device
- adjacent
- wiring layer
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9413—Dispositions of bond pads on encapsulations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/10—Configurations of laterally-adjacent chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数のＬＳＩチップを用いた半導体装置にお
いて、隣接するＬＳＩチップ間を、太いアルミ配線等を
用いることなく接続し、回路スピードの高速化、低消費
電力化、システムの小型化、高密度化を図る。 【構成】 半導体装置１０におけるＬＳＩチップ１４、
１６を接触又は僅かな隙間をあけて隣接させ、その間
を、アルミ蒸着層等からなる配線層１８によって接続す
る。
いて、隣接するＬＳＩチップ間を、太いアルミ配線等を
用いることなく接続し、回路スピードの高速化、低消費
電力化、システムの小型化、高密度化を図る。 【構成】 半導体装置１０におけるＬＳＩチップ１４、
１６を接触又は僅かな隙間をあけて隣接させ、その間
を、アルミ蒸着層等からなる配線層１８によって接続す
る。
Description
【０００１】
【産業上の利用分野】この発明は基板上に複数のＬＳＩ
チップを搭載してなる半導体装置に関する。
チップを搭載してなる半導体装置に関する。
【０００２】
【従来の技術】従来、図８に示されるように、マルチチ
ップモジュールと称される、複数のＬＳＩチップ１をシ
リコン基板２上に搭載し、このシリコン基板２を更にセ
ラミック基板３上に搭載した半導体装置がある。
ップモジュールと称される、複数のＬＳＩチップ１をシ
リコン基板２上に搭載し、このシリコン基板２を更にセ
ラミック基板３上に搭載した半導体装置がある。
【０００３】この半導体装置において、前記複数のＬＳ
Ｉチップ１は、シリコン基板２上に形成されたアルミ配
線パターン（図示省略）にワイヤボンディングされ、更
に、該アルミ配線パターンは外部にワイヤボンディング
されている。
Ｉチップ１は、シリコン基板２上に形成されたアルミ配
線パターン（図示省略）にワイヤボンディングされ、更
に、該アルミ配線パターンは外部にワイヤボンディング
されている。
【０００４】
【発明が解決しようとする課題】上記従来の半導体装置
は、シリコン基板２上で太いアルミ配線を引き回してい
るために、ＬＳＩチップ１間の抵抗容量が大きくなり、
結果として消費電力の増大、処理速度の低下、コストの
増大をもたらすという問題点がある。
は、シリコン基板２上で太いアルミ配線を引き回してい
るために、ＬＳＩチップ１間の抵抗容量が大きくなり、
結果として消費電力の増大、処理速度の低下、コストの
増大をもたらすという問題点がある。
【０００５】この発明は上記従来の問題点に鑑みて成さ
れたものであって、ＬＳＩチップ間を太いアルミ配線等
を用いることなく接続し、製造を簡単化すると共に、回
路速度の向上、消費電力の低減及びパッケージの小型化
を図ることができるようにした半導体装置を提供するこ
とを目的とする。
れたものであって、ＬＳＩチップ間を太いアルミ配線等
を用いることなく接続し、製造を簡単化すると共に、回
路速度の向上、消費電力の低減及びパッケージの小型化
を図ることができるようにした半導体装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】この発明は、基板上に複
数のＬＳＩチップを載置し、各ＬＳＩチップ相互を接続
する半導体装置において、隣り合うＬＳＩチップをほぼ
接触して配置すると共に、これら隣接ＬＳＩチップの配
線端部間をＡl 蒸着層を含む配線層により接続すること
を特徴とする半導体装置により、上記目的を達成するも
のである。
数のＬＳＩチップを載置し、各ＬＳＩチップ相互を接続
する半導体装置において、隣り合うＬＳＩチップをほぼ
接触して配置すると共に、これら隣接ＬＳＩチップの配
線端部間をＡl 蒸着層を含む配線層により接続すること
を特徴とする半導体装置により、上記目的を達成するも
のである。
【０００７】又、前記隣接するＬＳＩチップ間は、外部
への接続のためのＩ／Ｏバッファよりも小さい容量のＩ
／Ｏバッファを用いて接続するようにしてもよい。
への接続のためのＩ／Ｏバッファよりも小さい容量のＩ
／Ｏバッファを用いて接続するようにしてもよい。
【０００８】
【作用及び効果】この発明においては、隣接するＬＳＩ
チップ間の接続が、アルミ蒸着層等の配線層によりなさ
れているので、従来の太いアルミ配線を用いる必要がな
く、製造が簡単であり、回路速度の向上、消費電力の低
減及びパッケージの小型化を図ることができる。
チップ間の接続が、アルミ蒸着層等の配線層によりなさ
れているので、従来の太いアルミ配線を用いる必要がな
く、製造が簡単であり、回路速度の向上、消費電力の低
減及びパッケージの小型化を図ることができる。
【０００９】請求項２によれば、各ＬＳＩチップ間の接
続に、小さい容量のＩ／Ｏバッファを用いることができ
るので、更に消費電力の低減及び製造コストの低減を図
ることができる。
続に、小さい容量のＩ／Ｏバッファを用いることができ
るので、更に消費電力の低減及び製造コストの低減を図
ることができる。
【００１０】
【実施例】以下本発明の実施例を図面を参照して説明す
る。
る。
【００１１】図１に示されるように、この実施例に係る
半導体装置１０は、基板１２上に２つのＬＳＩチップ１
４、１６を搭載するものであり、両ＬＳＩチップ１４、
１６は、相互に接続されるべきボンディングパッドが隣
接するようにして接触又は僅かな隙間をもって配置され
ている。
半導体装置１０は、基板１２上に２つのＬＳＩチップ１
４、１６を搭載するものであり、両ＬＳＩチップ１４、
１６は、相互に接続されるべきボンディングパッドが隣
接するようにして接触又は僅かな隙間をもって配置され
ている。
【００１２】図２に示されるように、これらの隣接する
ボンディングパッド１４Ａ、１６Ａは、接近して配置さ
れた状態で、図３に示されるように、アルミニウム蒸着
によって形成された配線層１８により接続されている。
ボンディングパッド１４Ａ、１６Ａは、接近して配置さ
れた状態で、図３に示されるように、アルミニウム蒸着
によって形成された配線層１８により接続されている。
【００１３】ここで、ＬＳＩチップ１４、１６の間に少
しの隙間があっても、図４に示されるように、蒸着の際
に、これらＬＳＩチップ１４、１６の対向する角部が溶
けて隙間を埋めるので、配線層１８は確実に両ＬＳＩチ
ップ１４、１６を接続できる。
しの隙間があっても、図４に示されるように、蒸着の際
に、これらＬＳＩチップ１４、１６の対向する角部が溶
けて隙間を埋めるので、配線層１８は確実に両ＬＳＩチ
ップ１４、１６を接続できる。
【００１４】図１の符号２０は基板１２から外部に出る
ピンを示す。前記ＬＳＩチップ１４、１６の対応するボ
ンディングパッド１４Ｂ、１６Ｂは、ピン２０にワイヤ
ボンディングされている。
ピンを示す。前記ＬＳＩチップ１４、１６の対応するボ
ンディングパッド１４Ｂ、１６Ｂは、ピン２０にワイヤ
ボンディングされている。
【００１５】ここで、前記ＬＳＩチップ１４、１６にお
ける、ＬＳＩチップ間相互を接続するためのボンディン
グパッドは、図５に示されるように、小さいＩ／Ｏバッ
ファ２２を介して設けられているのに対して、前記ピン
２０に接続されるボンディングパッド１４Ｂ、１６Ｂは
共に大きいＩ／Ｏバッファ２４を介して配置されてい
る。
ける、ＬＳＩチップ間相互を接続するためのボンディン
グパッドは、図５に示されるように、小さいＩ／Ｏバッ
ファ２２を介して設けられているのに対して、前記ピン
２０に接続されるボンディングパッド１４Ｂ、１６Ｂは
共に大きいＩ／Ｏバッファ２４を介して配置されてい
る。
【００１６】この実施例においては、隣接するＬＳＩチ
ップ１４、１６間をアルミ蒸着層からなる配線層１８に
よって接続しているので、配線容量が非常に小さくな
る。
ップ１４、１６間をアルミ蒸着層からなる配線層１８に
よって接続しているので、配線容量が非常に小さくな
る。
【００１７】又、配線層１８によって接続されるボンデ
ィングパッドは、ピン２０に接続されるＩ／Ｏバッファ
２４と比較して小容量のものを用いることができる。
ィングパッドは、ピン２０に接続されるＩ／Ｏバッファ
２４と比較して小容量のものを用いることができる。
【００１８】従って、回路速度の向上、消費電力の低減
及びパッケージの小型化を図ることができる。
及びパッケージの小型化を図ることができる。
【００１９】又、隣接するＬＳＩチップ１４、１６間の
接続をアルミ蒸着等により行うことができるので、製造
が簡素化される。
接続をアルミ蒸着等により行うことができるので、製造
が簡素化される。
【００２０】上記実施例は、２つのＬＳＩチップ１４、
１６を備えた半導体装置１０についてのものであるが、
本発明はこれに限定されるものでなく、更に多数のＬＳ
Ｉチップを用いた半導体装置についても当然適用される
ものである。
１６を備えた半導体装置１０についてのものであるが、
本発明はこれに限定されるものでなく、更に多数のＬＳ
Ｉチップを用いた半導体装置についても当然適用される
ものである。
【００２１】例えば、図６に示されるように、６個のＬ
ＳＩチップ２６を用いた半導体装置２８にも当然適用さ
れ得るものである。この実施例の場合、配線層１８は複
数のＬＳＩチップ２６を縦横に接続するようにされてい
る。
ＳＩチップ２６を用いた半導体装置２８にも当然適用さ
れ得るものである。この実施例の場合、配線層１８は複
数のＬＳＩチップ２６を縦横に接続するようにされてい
る。
【００２２】又、上記実施例は隣接するＬＳＩチップの
ボンディングパッド間を接続するものであるが、本発明
はこれに限定されず、例えば、図７に示される第３実施
例のように、ボンディングパッドを省略し、ＬＳＩチッ
プ２８、３０の配線２８Ａ、３０Ａを対向する端面まで
延在させ、該端面近傍で配線層１８により接続してもよ
い。
ボンディングパッド間を接続するものであるが、本発明
はこれに限定されず、例えば、図７に示される第３実施
例のように、ボンディングパッドを省略し、ＬＳＩチッ
プ２８、３０の配線２８Ａ、３０Ａを対向する端面まで
延在させ、該端面近傍で配線層１８により接続してもよ
い。
【００２３】なお、上記実施例において、隣接するＬＳ
Ｉチップを接続する配線層１８はアルミニウムの蒸着層
から構成されているが、本発明はこれに限定されるもの
でなく、要すれば、ＬＳＩチップ上に直接形成すること
ができる膜状の配線層であればよい。
Ｉチップを接続する配線層１８はアルミニウムの蒸着層
から構成されているが、本発明はこれに限定されるもの
でなく、要すれば、ＬＳＩチップ上に直接形成すること
ができる膜状の配線層であればよい。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の実施例を示す平面図
【図２】同実施例装置におけるボンディングパッドの位
置関係を拡大して示す平面図
置関係を拡大して示す平面図
【図３】同実施例のボンディングパッド間を配線層で接
続した状態を拡大して示す平面図
続した状態を拡大して示す平面図
【図４】同実施例の配線層部分を拡大して示す断面図
【図５】同実施例のＩ／Ｏバッファの配置状態を拡大し
て示す平面図
て示す平面図
【図６】本発明の第２実施例に係る半導体装置を示す平
面図
面図
【図７】本発明の第３実施例に係る半導体装置の要部を
拡大して示す平面図
拡大して示す平面図
【図８】従来のマルチチップモジュールを示す側面図
１０…半導体装置 １２…基板 １４、１６、２６、２８、３０…ＬＳＩチップ １４Ａ、１６Ａ…ボンディングパッド １８…配線層 ２２、２４…Ｉ／Ｏバッファ
Claims (2)
- 【請求項１】基板上に複数のＬＳＩチップを載置し、各
ＬＳＩチップ相互を接続する半導体装置において、隣り
合うＬＳＩチップをほぼ接触して配置すると共に、これ
ら隣接ＬＳＩチップの配線端部間をＡl 蒸着層を含む配
線層により接続することを特徴とする半導体装置。 - 【請求項２】請求項１において、前記隣接するＬＳＩチ
ップ間は、外部への接続のためのＩ／Ｏバッファよりも
小さい容量のＩ／Ｏバッファを用いて接続したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347593A JPH06204393A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347593A JPH06204393A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204393A true JPH06204393A (ja) | 1994-07-22 |
Family
ID=18391270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347593A Pending JPH06204393A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6984882B2 (en) | 2002-06-21 | 2006-01-10 | Renesas Technology Corp. | Semiconductor device with reduced wiring paths between an array of semiconductor chip parts |
-
1992
- 1992-12-28 JP JP4347593A patent/JPH06204393A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6984882B2 (en) | 2002-06-21 | 2006-01-10 | Renesas Technology Corp. | Semiconductor device with reduced wiring paths between an array of semiconductor chip parts |
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