JPH02271618A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02271618A JPH02271618A JP9410889A JP9410889A JPH02271618A JP H02271618 A JPH02271618 A JP H02271618A JP 9410889 A JP9410889 A JP 9410889A JP 9410889 A JP9410889 A JP 9410889A JP H02271618 A JPH02271618 A JP H02271618A
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- Japan
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- silicon nitride
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- Pending
Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
半導体基板に溝を形成し、素子分離として利用する場合
、溝の角部が角ぼっていると、酸化膜を形成する際角部
に酸化膜の応力が集中し酸化が抑制され、他の部分より
酸化膜が薄くなってしまう。
、溝の角部が角ぼっていると、酸化膜を形成する際角部
に酸化膜の応力が集中し酸化が抑制され、他の部分より
酸化膜が薄くなってしまう。
そのため角部に電界が集中し耐圧劣化の原因になってい
た。
た。
そのため従来は特開昭６１−２７６２２６号のように一
旦酸化させてやることで角部を丸め、酸化膜除去後に所
望の酸化膜を形成することで均一な膜厚の酸化膜を得て
いた。
旦酸化させてやることで角部を丸め、酸化膜除去後に所
望の酸化膜を形成することで均一な膜厚の酸化膜を得て
いた。
しかし従来の技術では、チャンネルストッパーとして打
ち込んだボロンが酸化による熱拡散で上方へわき上がり
、狭チャンネル効果を引き起すという課題を有していた
。
ち込んだボロンが酸化による熱拡散で上方へわき上がり
、狭チャンネル効果を引き起すという課題を有していた
。
本発明は上記の課題を解決するもので、目的とするとこ
ろは、角部に丸みをもたせるエツチング方法を提供する
ところにある。
ろは、角部に丸みをもたせるエツチング方法を提供する
ところにある。
本発明の半導体装置の製造方法は、半導体基板に溝を形
成する工程において、 （ａ）半導体基板上に窒化シリコンを形成する工程と （ｂ）所望の溝形成領域より狭い領域の窒化シリコンを
エツチングする工程と、 （ｃ）レジストを塗布しパターニングしてマスクを形成
する工程と （ｄ）前記レジスト及び前記窒化シリコンをマスクにし
て半導体基板をエツチングする工程と、（ｅ）窒化シリ
コンを除去することを特徴とする。
成する工程において、 （ａ）半導体基板上に窒化シリコンを形成する工程と （ｂ）所望の溝形成領域より狭い領域の窒化シリコンを
エツチングする工程と、 （ｃ）レジストを塗布しパターニングしてマスクを形成
する工程と （ｄ）前記レジスト及び前記窒化シリコンをマスクにし
て半導体基板をエツチングする工程と、（ｅ）窒化シリ
コンを除去することを特徴とする。
半導体基板１０１に窒化シリコン１０２を１０００人化
学的気相堆積法（以下ＣＶＤと呼ぶ）で形成する。（第
１図）但し窒化シリコンの膜厚及び形成方法はこれに限
るものではない。
学的気相堆積法（以下ＣＶＤと呼ぶ）で形成する。（第
１図）但し窒化シリコンの膜厚及び形成方法はこれに限
るものではない。
次いでレジストを塗布、パターニングしてレジストをマ
スクにして窒化シリコンをエツチングする。（第２図）
この際、窒化シリコンのエツチング面積は半導体基板の
エツチング面積より小さくする。本発明の実施例では、
０．８μｍの半導体基板エツチング幅に対し、０．７μ
ｍの幅の窒化シリコンをエツチングした。
スクにして窒化シリコンをエツチングする。（第２図）
この際、窒化シリコンのエツチング面積は半導体基板の
エツチング面積より小さくする。本発明の実施例では、
０．８μｍの半導体基板エツチング幅に対し、０．７μ
ｍの幅の窒化シリコンをエツチングした。
次いでレジストを塗布、パターニングしてレジスト１０
３をマスクにして半導体基板１０１及び余分な窒化シリ
コン１０２をエツチングする。
３をマスクにして半導体基板１０１及び余分な窒化シリ
コン１０２をエツチングする。
（第３．４図）この際、エツチングはマイクロ波プラズ
マ装置を使い、１０＋ｍＴｏ＋ｒの圧力下でＣＢｒＦ３
ガスを１００．ｅｅ、流し、マイクロ波２００ｍＡの条
件下で行った。半導体基板と窒化シリコンの選択比は３
である。このエツチングでは窒化シリコンの後退を利用
して溝の角部を丸めた。溝形成のためのエツチング条件
は上述の方法に限るものでなく、例えば平行平板型ＲＩ
Ｅを用いてＣＦ４でエツチングしても良い。又、本発明
で重要なことは半導体基板と窒化シリコンの選択比及び
エツチング時間から最適な窒化シリコンのエツチング幅
を選ぶことである。
マ装置を使い、１０＋ｍＴｏ＋ｒの圧力下でＣＢｒＦ３
ガスを１００．ｅｅ、流し、マイクロ波２００ｍＡの条
件下で行った。半導体基板と窒化シリコンの選択比は３
である。このエツチングでは窒化シリコンの後退を利用
して溝の角部を丸めた。溝形成のためのエツチング条件
は上述の方法に限るものでなく、例えば平行平板型ＲＩ
Ｅを用いてＣＦ４でエツチングしても良い。又、本発明
で重要なことは半導体基板と窒化シリコンの選択比及び
エツチング時間から最適な窒化シリコンのエツチング幅
を選ぶことである。
最後に窒化シリコンを熱リン酸でエツチング除去し、望
みの溝を得る。（第５図） 〔発明の効果〕 以上述べた本発明によれば溝角部を丸めるのに酸化によ
らずエツチングでできるるため、酸化によるボロンの熱
拡散も起きず、しきい値電圧の変動などのデバイス特性
への影響をなくすることができる。
みの溝を得る。（第５図） 〔発明の効果〕 以上述べた本発明によれば溝角部を丸めるのに酸化によ
らずエツチングでできるるため、酸化によるボロンの熱
拡散も起きず、しきい値電圧の変動などのデバイス特性
への影響をなくすることができる。
第１図から第５図は本発明における一実施例の工程断面
図である。 第６図は溝の角部が角ぼっている場合の酸化膜の絶縁破
壊電界のヒストグラムである。 第７図は本発明における酸化膜の絶縁破壊電界のヒスト
グラムである。 第８図は従来技術におけるしきい値電圧のチャンネル幅
依存性を示すグラフである。 第９図は本発明におけるしきい値電圧のチャンネル幅依
存性を示すグラフである。 １０１・・・半導体基板 １０２・・・窒化シリコン １０３φ・拳レジスト 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）しぽ！・・
づ！’！左、ａ しき１、倶ｔ′ｙＬ
図である。 第６図は溝の角部が角ぼっている場合の酸化膜の絶縁破
壊電界のヒストグラムである。 第７図は本発明における酸化膜の絶縁破壊電界のヒスト
グラムである。 第８図は従来技術におけるしきい値電圧のチャンネル幅
依存性を示すグラフである。 第９図は本発明におけるしきい値電圧のチャンネル幅依
存性を示すグラフである。 １０１・・・半導体基板 １０２・・・窒化シリコン １０３φ・拳レジスト 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）しぽ！・・
づ！’！左、ａ しき１、倶ｔ′ｙＬ
Claims (1)
- （１）半導体基板に溝を形成する工程において、（ａ）
半導体基板上に窒化シリコンを形成する工程と （ｂ）所望の溝形成領域により狭い領域の窒化シリコン
をエッチング除去する工程と、 （ｃ）レジストを塗布しパターニングしてマスクを形成
する工程と （ｄ）前記レジスト及び前記窒化シリコンをマスクにし
て半導体基板をエッチングする工程と、（ｅ）窒化シリ
コンを除去することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9410889A JPH02271618A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9410889A JPH02271618A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271618A true JPH02271618A (ja) | 1990-11-06 |
Family
ID=14101245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9410889A Pending JPH02271618A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271618A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| KR100698085B1 (ko) * | 2005-12-29 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 트랜치 형성방법 |
-
1989
- 1989-04-13 JP JP9410889A patent/JPH02271618A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| KR100698085B1 (ko) * | 2005-12-29 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 트랜치 형성방법 |
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