JPH022717A - デェジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第６図〜第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作　用（第２図） 実施例（第３図〜第５図） 発明の効果 〔１既　　要〕 通信機器その他に用いられるディジタルＰＬＬ回路に関
し、 引き込み時のアイドリングジッターの発生を防ぐことが
できることを目的とし、 マスククロツタから位相が相異なる二つのクロックを生
成し、位相切替信号により一方のクロックから他方のク
ロックに切り替え、切り替え時の１パルスのマスク制御
を行なうクロックマスク信号により出力クロックに遅れ
制御あるいは進み制御をかけるクロック位相制御手段と
、参照クロックに応じて位相切替信号を生成する位相切
替信号生成手段と、出力クロックおよび参照クロックの
位相比較により、クロックマスク信号を生成する位相比
較手段とを備えたディジタルＰＬＬ回路において、出力
クロックが参照クロックに対して所定の位相関係にある
ときに、位相切替信号生成手段に対して位相切替信号の
送出を禁止する制御を行ない、出力クロックの位相制御
を抑圧するクロック位相制御抑圧手段を備えて構成する
。

〔産業上の利用分野〕

本発明は、通信機器その他において、搬送波やクロック
信号の再生、位相・周波数検波などに用いられるディジ
クルＰ　Ｌ　Ｌ　（ｐｈａｓｅ　１ｏｃｋｅｄ　１ｏｏ
ｐ）回路（以下、ｒＤＰＬＬ回路」という。）に関する
。

［従来の技術］ 第６図は、従来のＤＰＬＬ回路の構成を示すブロック図
である。

第７図は、その動作を説明するタイムチャートである。

図において、Ｄフリップフロップ６ｏ１、反転Ｄ　ｕ　
６０３　：ｊ’３　ヨヒ論理積回路（ＡＮＤ）６０５６
０７は、マスタクロック（ａ）を２分周し、それぞれ位
相が１８０°異なるＯ相りロンク（ｂ）およびπ相クロ
ック（Ｃ）を生成する。セレクタ６０９は、所定の０／
π切替信号（ｄ）に応じて、０相クロツク（ｂ）あるい
はπ相クロック（ｅ）を選択し、クロック１（ｅ）とし
て出力する。なお、ここでは０／π切替信号（ｄ）がロ
ーレベルにあるときには０相クロンク（ｂ）を選択し、
ハイレベルにあるときにはπ相クロック（Ｃ）を選択す
るものとする。

論理積回路（ＡＮＤ）６１１は、りｔ）７り１（ｅ）お
よび所定のクロックマスク信号ＣＰ）を入力し、０相ク
ロツク（ｂ）およびπ相クロック（Ｃ）の切り替え時に
連続する１パルス（クロック１（ｅ）の斜線部分、以下
、［進み遅れ制御クロック」という。）をクロックマス
ク信号（Ｐ）に応じてマスクするか否かにより、出力ク
ロックに遅れ制御あるいは進み制御をかけ、ＤＰＬＬク
ロック（ｑ）として出力する。

Ｄフリップフロップ６２１，６２２は、参照クロックＯ
（ｆ）からクロック１（ｅ）に同期した参照クロック２
（樽を生成する。Ｄフリシブフロップ６２５は、この参
照クロック２（ｇ）の入力により、０／π切替信号（ｄ
）の論理をその都度反転する。すなわち、参照クロック
Ｏ（ｆ）が立ち上がるクロック１（ｅ）のパルスの次の
パルスの立ち下がりでＯ／π切替信号（ｄ）が反転し、
ここではクロック１（ｅ）がＯ相りロック（ｂ）からπ
相クロック（Ｃ）に切り替わる。

Ｄフリップフロップ６２７および否定論理積回路（ＮＡ
ＮＤ）６２９は、参照クロック２（２）の微分出力の反
転論理である微分参照クロック２（ｈ）を生成する。

Ｄフリシブフロップ６３１は、ＤＰＬＬクロック（ｑ）
を分周して得られたＤＰＬＬ分周クロック０（ｉ）から
、クロック１　（ｅ）に同期したＤＰＬＬ分周クロック
１（ｊ）を生成し、さらにＤフリップフロップ６３２，
６３３を介してＤＰＬＬ分周クロック３（ｋ）が生成さ
れる。

論理和回路（ＯＲ）６３７は、微分参照クロック２（ｈ
）およびＤＰＬＬ分周クロック３仮）の論理和をクロッ
クマスク信号（ｐ）シて出力する。

なお、反転回路６３９は、クロック１（ｅ）の反転論理
をＤフリップフロップ６２１，６２３，６２７．６３１
，６３３，６３５の各クロック端子に供給する。

ここで、第７図を参照して、「進み制御」および「遅れ
制御」について説明する。

０相クロツク（ｂ）がクロック１　（ｅ）としてセレク
タ６０９から選択出力されているときに、参照クロック
０（ｆ）がクロック１（ｅ）に非同期に入力されると、
クロック１（ｅ）の立ち下がりに同期した参照クロッり
２（（至）が生成され、さらに０／π切替信号（ｄ）が
および微分参照クロック２ら）が生成される。クロック
１（ｅ）は、このＯ／π切替信号（ｄ）に応じてπ相ク
ロック（Ｃ）に切り替わる。

「進み制御」がかけられるのは、ＤＰＬＬ分周クロック
Ｏ（ｉ）が参照クロック０（ｆ）に対して遅れている場
合である。

参照クロック０（ｆ）に遅れて入力されるＤＰＬＬ分周
クロック０（ｉ）から、ＤＰＬＬ分周クロック３倶）が
生成されるが、微分参照クロック２（ハ）とＤＰＬＬ分
周クロック３（ｋ）との論理和出力であるクロックマス
ク信号（ｐ）は常にハイレベルとなり、進み遅れ制御ク
ロック（クロック１（ｅ）の斜線部分）のマスクは行な
われない。すなわち、クロック１（ｅ）に進み制御がか
けられたＤＰＬＬクロック（ｑ）が出力される。なお、
ＤＰＬＬ分周クロックＯ（ｉ）が参照クロックＯ（ｆ）
に対して、クロック１（ｅ）の１周期以上遅れている場
合には、同様の動作が繰り返され、最終的に第６図に示
す「進み制御」の状態になる。

また、「遅れ制御」がかけられるのは、ＤＰＬＬ分周ク
ロック０　（ｉ）が参照クロック０（ｆ）に対して進ん
でいる場合である。

参照クロック０（ｆ）に進んで入力されるＤＰＬＬ分周
クロック０（ｊ）から、ＤＰＬＬ分周クロック３（ｋ）
が生成されるが、クロックマスク信号（ｐ）は酊参照ク
ロック２　（ｈ）に応じてローレベルとなり、進み遅れ
制御クロックのマスクが行なわれる。すなわち、クロッ
ク１（ｅ）に遅れ制御がかけられたＤＰＵＬクロック（
ｑ）が出力される。なお、ＤＰＬＬ分周クロック０（ｉ
）が参照クロックＯ（ｆ）に対して、クロック１（ｅ）
の１周期以上進んでいる場合には、同様の動作が繰り返
され、最終的に第６図に示す「遅れ制御」の状態になる
。

このように、最終的にＤＰＬＬクロック（ｑ）の１周期
以内に引き込み処理が行なわれるが、ＤＰＬＬ分周クロ
ック（ｉ）が参照クロック０（ｆ）に対して位相のずれ
がある限り、参照クロック０（ｆ）が入力されるたびに
必ず、進み制御あるいは遅れ制御のいずれかがかかる。

〔発明が解決しようとする課題〕

すなわち、ＤＰＬＬ回路の引き込み処理が行なわれ、例
えばマスタクロック（ａ）から所定の分周処理を経て得
られたＤＰＬＬ分周クロック０（ｉ）と、外部から非同
期に入力される参照クロックＯ（ｆ）の周波数が非常に
近接し、各クロックの位相差がＤＰＬＬクロック（ｑ）
の１周期以内に入った場合には、それ以上の位相同期制
御は原理的に困難であるにもかかわらず、従来のＤＰＬ
Ｌ回路では進み制御および遅れ制御を交互に繰り返し、
アイドリングジッターを発生させている。

第８図は、このアイドリングシンターの発生の状態を説
明する図である。

図において、ＤＰＬＬ分周クロック０　（ｉ）の位相が
参照クロック（ｆ）の位相に対して進んでいる場合には
、ＤＰＬＬクロック（ｑ）に遅れ制御がかかるが、その
差がＤＰＬＬクロック（９）の所定の範囲内にあれば、
次のタイミングではＤＰＬＬ分周クロック０（ｉ）の位
相は参照クロックげ）の位相に対して遅れ、従ってＤＰ
ＬＬクロック（ｑ）に進み制御がかかる。

以下、同様に繰り返され、アイドリングジッターとなる
。

この問題を解決する従来の積分型ＤＰＬＬ回路は、参照
クロックが入力され、その都度行なわれる位相比較結果
に応じて「進み制御」あるいは「遅れ制御」をかけるの
ではなく、各比較結果を蓄積し、それぞれが所定ＩＣ積
分段数）を越えたときに対応する制御をかける方式であ
る。

しかし、この方式では、初期のＤＰＬＬ引き込み処理に
おいては、位相同期制御の反応が鈍くなり、積分段数の
分だけ引き込み時間が長くなる問題点があった。

本発明は、このような従来の問題点を解決するもので、
ＤＰＬＬ引き込み時のアイドリングジッターの発生を防
ぐことができるＤＰＬＬ回路を提供することを目的とす
る。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、クロック位相制御手段１０１は、マスタク
ロックから位相が相異なる二つのクロックを生成し、位
相切替信号により一方のクロックから他方のクロックに
切り替え、切り替え時の１パルスのマスク制御を行なう
クロックマスク信号により出力クロックに遅れ制御ある
いは進み制御をかける。

位相切替信号生成手段１０３は、参照クロックに応じて
位相切替信号を生成する。

位相比較手段１０５は、出力クロックおよび参照クロッ
クの位相比較により、クロックマスク信号を生成する。

クロック位相制御抑圧手段１０７は、出力クロックが参
照クロックに対して所定の位相関係にあるときに、位相
切替信号生成手段１０３に対して位相切替信号の送出を
禁止する制御を行ない、出力クロックの位相制御を抑圧
する。

〔作　用〕

第２図は、本発明によるアイドリングジッター抑圧の状
Ｂ（作用）を説明する図である。

図において、出力クロックと参照クロックとの位相関係
が、図中破線で示す参照クロックの立ち上がりの前後所
定の範囲外にあれば、それぞれ進み制御あるいは遅れ制
御がかかる。すなわち、ＤＰＬＬ回路としての引き込み
処理は従来どおり行なわれる。

本発明ＤＰＬＬ回路では、出力クロックと参照クロック
との位相関係がその範囲内にあれば、位相差があっても
その位相制御を行なわないような構成がとられている。

すなわち、位相制御は、位相切替信号生成手段１０３お
よび位相比較手段１０５からそれぞれ出力される位相切
替信号およびクロックマスク信号に応じて、クロック位
相制御手段１０１が出力クロックの位相を変化させ、か
つその変化点での１パルスをマスクするか否かにより遅
れ制御あるいは進み制御をかけるものである。

クロック位相制御抑圧手段１０７は、出力クロックと参
照クロックが上述した所定の位相関係にあれば、位相切
替信号生成手段１０３に対して位相切替信号の送出を禁
止させることにより、出力クロックの位相は変化せず、
従ってアイドリングジッターを抑圧することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第３図は、本発明ＤＰＬＬ回路の一実施例構成を示すブ
ロック図である。

図において、Ｄフリップフロップ３０１、反転回路３０
３および論理積回路（ＡＮＤ）３０５゜３０７は、マス
タクロツタ（ａ）を２分周し、それぞれ位相が１８０°
異なる０相クロツクら）およびπ相クロック（Ｃ）を生
成する。セレクタ３０９は、所定の０／π切替信号（ｄ
）に応じて、０相クロツク（ｂ）あるいはπ相クロック
（Ｃ）を選択し、クロック１　（ｅ）として出力する。

なお、ここではＯ／π切替信号（ｄ）がローレベルにあ
るときにはＯ相りロック（ｂ）を選択し、ハイレベルに
あるときにはπ相クロック（Ｃ）を選択するものとする
。

論理積回路（ＡＮＤ）３１１は、クロック１（ｅ）およ
び所定のクロックマスク信号（Ｐ）を入力し、Ｏ相りロ
ック（ｂ）およびπ相クロック（Ｃ）の切り替え時の１
パルス（進み遅れ制御クロック）をクロックマスク信号
（ｐ）に応じてマスクするか否かにより、出力クロック
に遅れ制御あるいは進み制御をかけ、ＤＰＬＬクロック
（Ｑ）として出力する。

Ｄフリップフロップ３２１，３２２は、参照クロックＯ
（ｆ）からクロック１（ｅ）に同期した参照クロック２
＠：）を生成する。Ｄフリップフロップ３２５は、その
Ｄ入力および参照クロック２（□□□に応じて０／π切
替信号（ｄ）を出力する。

Ｄフリップフロップ３２７および否定論理積回路（ＮＡ
ＮＤ）３２９は、参照クロック２（粉の微分出力の反転
論理である微分参照クロック２　（ｈ）を生成する。

なお、以上の構成は、第６図に示す従来例と同様である
。

Ｄフリップフロップ３３１は、ＤＰＬＬクロック（ｑ）
を分周して得られたＤＰＬＬ分周クロックＯ（ｉ）から
、クロック１（ｅ）に同期したＤＰＬＬ分周クロック１
（ｊ）を生成し、さらにＤフリップフロップ３３２．３
３３．３３４を介してＤＰＬＬ分周クロック４（ｎ）が
生成される。

論理和回路（ＯＲ）３３７は、従来例と同様に微分参照
クロック２（ｈ）およびＤＰＬＬ分周クロック４（ｎ）
の論理和をクロックマスク信号（ｐ）シて出力する。

Ｄフリップフロップ３２１，３２２，３２７゜３３１．
３３４の各クロック端子には、反転回路３３９を介して
クロック１（ｅ）の反転論理が供給される。

Ｄフリップフロップ３３２，３３３の各クロック端子に
はクロック１（ｅ）が供給される。したがって、Ｄフリ
ップフロップ３３１のＱ出力であるＤＰＬＬ分周クロッ
ク１（ｊ）がそのＤ入力となるＤフリップフロップ３３
２、そのＱ出力がＤ入力となり、ｄ出力をＤフリップフ
ロップ３３４のＤ入力として送出するＤフリップフロッ
プ３３３は、従来のＤフリップフロップ６３２と同等の
ものといえる。すなわち、Ｄフリップフロップ３３４の
出力であるＤＰＬＬ分周クロック４（ｎ）は、従来のＤ
ＰＬＬ分周クロック３（２）と同等である。

ここで、本発明の特徴とするところは、第３図に示す実
施例において、Ｄフリップフロップ３３３および論理積
回路（ＡＮＤ）３５１により構成される微分回路が、微
分ＤＰＬＬ分周クロック（ホ）を出力し、排他的論理和
回路（ＥＸＯＲ）３５３がＤフリップフロップ３２５の
ｄ出力と微分ＤＰＬＬ分周クロック（ホ）との排他的論
理和をとり、Ｄフリップフロップ３２５のＤ入力とする
構成にある。

すなわち、従来のＤフリップフロップ（第６図、６２５
）は、参照クロックＯ（ｆ）の立ち上がりから所定のタ
イミングで、無条件にその出力（０／π切替信号（ｄ）
）が反転していたが、ＤＰＬＬ分周クロック０　（ｉ）
の位相が参照クロックＯ（ｆ）に対して、Ｄフリップフ
ロップ３３１，３３２，３３３および論理積回路３５１
により決定される所定の関係（詳細は後述する。）にあ
れば、Ｄフリップフロップ３２５は、その出力（０／π
切替信号（ｄ））の反転が禁止され、進み制御あるいは
遅れ制御のいずれも行なわない。

第４図は、本発明の特徴的動作を説明するタイムチャー
トである。

各信号波形は、第３図に示す実施例構成の各部に対応す
る。

図において、マスククロツタ（ａ）から生成される０相
クロツク（ｂ）およびπ相クロック（Ｃ）は従来どおり
である。ここで、クロック１（ｅ）は、０相クロツク（
ｂ）が選択出力されているものとする。

参照クロック２（員も同様に、参照クロック０（ｆ）が
立ち上がりからクロック１（ｅ）のパルスの二つめの立
ち下がりに同期して立ち上がる。微分参照クロック２の
）は、そのタイミングで立ち下がる。

一方、微分ＤＰＬＬ分周り０７り（ｍ）は、ＤＰＬＬ分
周クロックＯ（ｉ）の立ち上がりに対応するクロック１
（ｅ）のパルスの次のパルスの立ち上がりに同期して立
ち上がる。

したがって、ＤＰＬＬ分周クロック０　（ｉ）の立ち上
がりが、参照クロック０　（ｆ）に対して図中・（−；
・の範囲内にあれば、微分ＤＰＬＬ分周クロック（ホ）
は参照クロック２（８）に対してパルス幅分、先に立ち
上がることになる。

なお、クロック１（ｅ）を基準に言い換えると、ＤＰＬ
Ｌ分周クロック０（ｉ）に対応するクロック１（ｅ）の
パルスの立ち下がりから、その１周期前の図中→の範囲
内に参照クロック０（ｆ）が立ち上がれば、同様に微分
ＤＰＬＬ分周クロック（ホ）は参照クロック２（ｇ）に
対してパルス幅分、先に立ち上がることになる。

一方、Ｄフリップフロップ３２５は、排他的論理和回路
３５３を介して、微分ＤＰＬＬ分周クロック（ホ）とそ
のｄ出力の排他的論理和がＤ入力となる構成であり、微
分ＤＰＬＬ分周クロックに）がハイレベルにあれば、そ
のり白ツタ入力である参照クロック２（鎖が立ち上がっ
てもそのＱ出力（０／π切替信号（ｄ））の論理が反転
することはない。

すなわち、参照クロック０（ｆ）とＤＰＬＬ分周クロッ
ク０（ｉ）の位相関係が上述した範囲にあれば、参照ク
ロック２（（至）の立ち上がりの前に微分ＤＰＬＬ分周
クロック（ｍ）が立ち上がり、Ｏ／π切替信号（ｄ）の
論理が一定（ローレベル）となるので、クロック１（ｅ
）はそのまま０相クロツク（ｂ）となる。

なお、クロックマスク信号（ｐ）は、微分参照クロック
２（ｈ）とＤＰＬＬ分周クロック４（ｎ）との論理和が
とられることにより、ハイレベル固定となってマスク処
理は回避され、クロック１（ｅ）がＤＰＬＬクロック（
ｑ）として出力される。

ここで、本発明ＤＰＬＬ回路の進み制御および遅れ制御
の動作について説明する。

第５図は、実施例回路における進み制御および遅れ制御
の動作を説明するタイムチャートである。

なお、説明を容易にするために、クロック１（ｅ）を基
準にして、参照クロック０（ｆ）との位相関係を示す。

図において、参照クロックＯ（ｆ）の立ち上がりがクロ
ック１（ｅ）の図中■の範囲にあれば、第４図に示すよ
うにＤＰＬＬクロック（ｑ）には遅れ制御も進み制御も
かからない。

ＤＰＬＬ分周クロック０（ｉ）が、参照クロック０（ｆ
）に対して「進み制御」がかけられる位相関係にあると
き、すなわちクロック１（ｅ）の図中■の範囲より先に
参照クロックＯ（ｆ）が立ち上がっているときには、参
照クロック２（匂の立ち上がりは微分ＤＰＬＬ分周クロ
ック＜ｍ）の立ち上がりより先になる。

すなわち、０／π切替信号（ｄ）の論理が反転してハイ
レベルとなり、クロック１（ｅ）はＯ相りロック（′ｂ
）からπ相クロック（Ｃ）に切り替わる。また、クロッ
クマスク信号（ｐ）はハイレベル固定となってマスク処
理は回避され、クロック１（ｅ）は進み制御がかけられ
たＤＰＬＬクロック（ｑ）として出力される。

また、ＤＰＬＬ分周クロック０（ｉ）が、参照クロック
０（ｆ）に対して「遅れ制御」がかけられる位相関係に
あるとき、すなわちクロック１（ｅ）の図中■の範囲よ
り後に参照クロックＯ（ｆ）が立ち上がっているときに
は、参照クロック２（（２）の立ち上がりは微分ＤＰＬ
Ｌ分周クロック（ロ））の立ち下がりより後になる。

すなわち、参照クロック２（粉により、０／π切替信号
（ｄ）の論理が反転してハイレベルとなり、クロック１
（ｅ）はＯ相りロックら）からπ相クロック（Ｃ）に切
り替わる。

また、ＤＰＬＬ分周クロック４（ｎ）は、参照クロック
２（粉が立ち上がるタイミング（あるいはそれ以前）に
ローレベルとなり、微分参照クロック２（５）に応じて
クロックマスク信号（ロ）がローレベルとなる。すなわ
ち、進み遅れ制御クロックは、このクロックマスク信号
（Ｐ）によりマスクされ、クロック１（ｅ）は遅れ制御
がかけられたＤＰＬＬクロック（ｑ）として出力される
。

〔発明の効果〕

上述したように、本発明によれば、わずかな回路規模の
増大（本実施例では０７９７１２０７７１個、ゲート回
路２個）により、ＤＰＬＬ引き込み処理は従来どおりの
性能を有する一方で、ＤＰＬＬ回路の出力であるＤＰＬ
Ｌクロックのアイドリングジッターの発生を防止するこ
とができ、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明によるアイドリングジッター抑圧の状態
（作用）を説明する図、 第３図は本発明ＤＰＬＬ回路の一実施例構成を示すブロ
ック図、 第４図は本発明の特徴的動作を説明するタイムチャート
、 第５図は実施例回路における進み制御および遅れ制御の
動作について説明するタイムチャート、第６図は従来の
ＤＰＬＬ回路の構成を示すプロ・ンク図、 第７図は従来例動作を説明するタイムチャート、第８図
はアイドリングジッターの発生の状態を説明する図であ
る。 図において、 １０１はクロック位相制御手段、 １０３は位相切替信号生成手段、 １０５は位相比較手段、 １０７はクロック位相制御抑圧手段、 ３０１，３２１，３２２，３２５，３２７，３３１〜３
３４はＤフリップフロップ、 ３０３．３３９は反転回路、 ３０５．３０７，３１１．３５１は論理積回路、３０９
はセレクタ、 ３２９は否定論理積回路、 ３３７は論理和回路、 ３５３は排他的論理和回路である。

Claims (1)

【特許請求の範囲】
1. （１）マスタクロックから位相が相異なる二つのクロッ
   クを生成し、位相切替信号により一方のクロックから他
   方のクロックに切り替え、切り替え時の１パルスのマス
   ク制御を行なうクロックマスク信号により出力クロック
   に遅れ制御あるいは進み制御をかけるクロック位相制御
   手段（１０１）と、参照クロックに応じて前記位相切替
   信号を生成する位相切替信号生成手段（１０３）と、 前記出力クロックおよび前記参照クロックの位相比較に
   より、前記クロックマスク信号を生成する位相比較手段
   （１０５）と を備えたディジタルＰＬＬ回路において、 前記出力クロックが前記参照クロックに対して所定の位
   相関係にあるときに、前記位相切替信号生成手段（１０
   ３）に対して前記位相切替信号の送出を禁止する制御を
   行ない、出力クロックの位相制御を抑圧するクロック位
   相制御抑圧手段（１０７）を備えた ことを特徴とするディジタルＰＬＬ回路。