JPH02272755A - Ｂｉ―ＭＯＳ集積回路の製造方法 - Google Patents
Ｂｉ―ＭＯＳ集積回路の製造方法Info
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- JPH02272755A JPH02272755A JP1094887A JP9488789A JPH02272755A JP H02272755 A JPH02272755 A JP H02272755A JP 1094887 A JP1094887 A JP 1094887A JP 9488789 A JP9488789 A JP 9488789A JP H02272755 A JPH02272755 A JP H02272755A
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- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＢｉ−ＭＯＳ集積回路の製造方法に閏じ、特に
、ＬＤＤ構造のＭＯＳ）ランジスタを有するＢ １−Ｍ
ＯＳ集積回路の製造方法に関する。
、ＬＤＤ構造のＭＯＳ）ランジスタを有するＢ １−Ｍ
ＯＳ集積回路の製造方法に関する。
［従来の技術］
ＮＰＮバイポーラトランジスタ（以下、ＮＰＮＴｒと記
すンとＮチャネルＭＯＳトランジスタ（以下、ＮｃｈＴ
ｒと記す）とを同一基板上に形成する従来の製造方法を
第３図（ａ）〜（ｄ）に示す。
すンとＮチャネルＭＯＳトランジスタ（以下、ＮｃｈＴ
ｒと記す）とを同一基板上に形成する従来の製造方法を
第３図（ａ）〜（ｄ）に示す。
第３図（ａ）に示すように、Ｐ−型シリコン基板１上に
、Ｎゝ型埋込みＮ２、Ｐ＋型埋込み層３ｂ、Ｎ−型エピ
タキシャルＪｉ１４、Ｐ型拡散領域５ｂを形成した後、
Ｎ ｃ ｈ Ｔ ｒ形成領域上には第１酸化膜７を介し
て第１多結晶シリコン層８を選択的に形成し、また、Ｎ
ＰＮＴｒ形成領域内にはＰ型拡散領域１０を形成する０
次に、第３図（ｂ）に示すように、Ｐ型拡散領域１０上
の第２酸化膜９を選択的に除去してコンタクト孔１２ａ
を形成した後、全面に第２多結晶シリコン層１３を堆積
する。続いて第３図（ｃ）に示すように、第２多結晶シ
リコン層１３をパターニングして、コンタクト孔上のみ
にこれを残存させる０次に、第３図（ｄ）に示すように
、例えばヒ素のイオン注入によりエミッタ領域、コレク
タコンタクト領域およびソース・ドレイン領域となるＮ
＋型拡散領域１５ａ、１５ｂ、１５ｃを同時に形成して
いた。
、Ｎゝ型埋込みＮ２、Ｐ＋型埋込み層３ｂ、Ｎ−型エピ
タキシャルＪｉ１４、Ｐ型拡散領域５ｂを形成した後、
Ｎ ｃ ｈ Ｔ ｒ形成領域上には第１酸化膜７を介し
て第１多結晶シリコン層８を選択的に形成し、また、Ｎ
ＰＮＴｒ形成領域内にはＰ型拡散領域１０を形成する０
次に、第３図（ｂ）に示すように、Ｐ型拡散領域１０上
の第２酸化膜９を選択的に除去してコンタクト孔１２ａ
を形成した後、全面に第２多結晶シリコン層１３を堆積
する。続いて第３図（ｃ）に示すように、第２多結晶シ
リコン層１３をパターニングして、コンタクト孔上のみ
にこれを残存させる０次に、第３図（ｄ）に示すように
、例えばヒ素のイオン注入によりエミッタ領域、コレク
タコンタクト領域およびソース・ドレイン領域となるＮ
＋型拡散領域１５ａ、１５ｂ、１５ｃを同時に形成して
いた。
なお、エミッタ領域を形成するのに多結晶シリコン層を
用いているのは、接合を浅くしてＮＰＮＴｒの高速化を
図るためである。
用いているのは、接合を浅くしてＮＰＮＴｒの高速化を
図るためである。
［発明が解決しようとする問題点］
上−述した従来の製造方法では、ＮｃｈＴｒのソース・
ドレイン領域１５ｃがヒ素の拡散により高濃度・浅接合
に形成されるため、ドレイン側の電界集中が大きく、ゲ
ート酸化膜厚、ゲート長を微細化していった場合、ホッ
トキャリア効果による相互コンダクタンスの減少やしき
い値電圧のシフト等ＮｃｈＴｒの劣化が順著になってく
る。これを回避するためにはＬ Ｄ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）ｉ造のソース・ドレイ
ン領域を形成すればよいのであるが、ＬＤＤｍ造のトラ
ンジスタの通常の製造方法を採用すると新たにＣＶＤ酸
化膜の形成工程、異方性エツチング工程等を追加する必
要があり工程が複雑化する。
ドレイン領域１５ｃがヒ素の拡散により高濃度・浅接合
に形成されるため、ドレイン側の電界集中が大きく、ゲ
ート酸化膜厚、ゲート長を微細化していった場合、ホッ
トキャリア効果による相互コンダクタンスの減少やしき
い値電圧のシフト等ＮｃｈＴｒの劣化が順著になってく
る。これを回避するためにはＬ Ｄ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）ｉ造のソース・ドレイ
ン領域を形成すればよいのであるが、ＬＤＤｍ造のトラ
ンジスタの通常の製造方法を採用すると新たにＣＶＤ酸
化膜の形成工程、異方性エツチング工程等を追加する必
要があり工程が複雑化する。
よって、本発明の目的とするところは、新たに工程を追
加することな（ＬＤＤ構造のＭＯＳ）ランジスタを有す
るＢ １−ＭＯ３集積回路を製造しうるようにして、も
って素子が微細化されてもＭＯＳトランジスタの特性劣
化が起きないようにすることである。
加することな（ＬＤＤ構造のＭＯＳ）ランジスタを有す
るＢ １−ＭＯ３集積回路を製造しうるようにして、も
って素子が微細化されてもＭＯＳトランジスタの特性劣
化が起きないようにすることである。
［問題点を解決するための手段］
本発明によるＢｉ−ＭＯ３集積回路の製造方法は、バイ
ポーラトランジスタ形成領域となる第１導電型の領域と
ＭＯＳＦＥＴ形成領域となる第２導電型の領域とを備え
た半導体基板を作成する工程と、半導体基板上に酸化膜
を形成する工程と、前記ＭＯＳＦＥＴ形成領域上に前記
酸化膜を介してゲート電極を形成する工程と、前記バイ
ポーラトランジスタ形成領域内に第２導電型のベース領
域を形成する工程と、前記ＭＯＳＦＥＴ形成領域内に第
１導電型不純物をイオン注入して低不純物濃度のソース
・ドレイン領域を形成する工程と、前記ベース領域上の
酸化膜を選択的に除去してコンタクト孔を形成する工程
と、全面に多結晶シリコン層を形成する工程と、前記多
結晶シリコン層に異方性エツチングを施してこれを前記
コンタクト孔上と前記ゲート電極の側面部分にのみ残存
させる工程と、前記ゲート電極およびその側面に形成さ
れた多結晶シリコン層をマスクに前記ＭＯＳＦＥＴ形成
領域内に第１導電型不純物をイオン注入して高不純物濃
度のソース・ドレイン領域を形成する工程とを具備して
いる。
ポーラトランジスタ形成領域となる第１導電型の領域と
ＭＯＳＦＥＴ形成領域となる第２導電型の領域とを備え
た半導体基板を作成する工程と、半導体基板上に酸化膜
を形成する工程と、前記ＭＯＳＦＥＴ形成領域上に前記
酸化膜を介してゲート電極を形成する工程と、前記バイ
ポーラトランジスタ形成領域内に第２導電型のベース領
域を形成する工程と、前記ＭＯＳＦＥＴ形成領域内に第
１導電型不純物をイオン注入して低不純物濃度のソース
・ドレイン領域を形成する工程と、前記ベース領域上の
酸化膜を選択的に除去してコンタクト孔を形成する工程
と、全面に多結晶シリコン層を形成する工程と、前記多
結晶シリコン層に異方性エツチングを施してこれを前記
コンタクト孔上と前記ゲート電極の側面部分にのみ残存
させる工程と、前記ゲート電極およびその側面に形成さ
れた多結晶シリコン層をマスクに前記ＭＯＳＦＥＴ形成
領域内に第１導電型不純物をイオン注入して高不純物濃
度のソース・ドレイン領域を形成する工程とを具備して
いる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）〜（ｈ）は、本発明の一実施例の製造工
程順を示す半導体装置の断面図である。
。第１図（ａ）〜（ｈ）は、本発明の一実施例の製造工
程順を示す半導体装置の断面図である。
まず、第１図（ａ）に示すように、比抵抗ρ＝１０〜５
０Ω・口のＰ−型シリコン基板１に層抵抗ρ５＝２０〜
５０Ω／口のＮ＋型埋込み層２と層抵抗ρ５＝２００〜
５００Ω／口のＰ＋型埋込みＮ３ａ、３ｂとを形成した
後、比抵抗ρ＝０゜５〜２Ω・ｃｍ、厚さ３〜５μｍの
Ｎ−型エピタキシャル層４を成長させる。次に、第１図
（ｂ）に示すように、絶縁分離領域の一部となるＰ型拡
散領域５ａ、ＮｃｈＴｒのウェル領域となるＰ型拡散領
域５ｂを、例えばボロンを、加速エネルギーＥ＝１００
〜１５０ｋｅＶ、ドーズ量Φ＝ｌＱＩ２〜１０”ｃｍ−
２でイオン注入して形成し、続いて選択酸化により厚さ
約１μｍのフィールド酸化膜６を形成する。次に、第１
図（ｃ）に示すように、ゲート酸化膜となる膜厚２００
〜４００人の第１酸化ｙＡ７を熱酸化により形成した後
、全面にリンを高濃度に拡散した第１−多結晶シリコン
層８を成長させ、これを異方性ドライエツチング法によ
りパターニングしてＮｃｈＴｒのゲート電極を形成する
。
０Ω・口のＰ−型シリコン基板１に層抵抗ρ５＝２０〜
５０Ω／口のＮ＋型埋込み層２と層抵抗ρ５＝２００〜
５００Ω／口のＰ＋型埋込みＮ３ａ、３ｂとを形成した
後、比抵抗ρ＝０゜５〜２Ω・ｃｍ、厚さ３〜５μｍの
Ｎ−型エピタキシャル層４を成長させる。次に、第１図
（ｂ）に示すように、絶縁分離領域の一部となるＰ型拡
散領域５ａ、ＮｃｈＴｒのウェル領域となるＰ型拡散領
域５ｂを、例えばボロンを、加速エネルギーＥ＝１００
〜１５０ｋｅＶ、ドーズ量Φ＝ｌＱＩ２〜１０”ｃｍ−
２でイオン注入して形成し、続いて選択酸化により厚さ
約１μｍのフィールド酸化膜６を形成する。次に、第１
図（ｃ）に示すように、ゲート酸化膜となる膜厚２００
〜４００人の第１酸化ｙＡ７を熱酸化により形成した後
、全面にリンを高濃度に拡散した第１−多結晶シリコン
層８を成長させ、これを異方性ドライエツチング法によ
りパターニングしてＮｃｈＴｒのゲート電極を形成する
。
次に、第１図（ｄ）に示すように、第１酸化膜７を全面
除去した後、新たに膜厚５００〜７００人の第２酸化膜
９を熱酸化により形成し、ＢＦ２を、加速エネルギーＥ
＝７０〜１００ｋｅｖ、ドーズ量Φ＝１０１３〜１０１
４ｃ１１１″２でイオン注入してＮＰＮＴｒのベース領
域となるＰ型拡散領域を形成し、その後リンを、加速エ
ネルギーＥ＝３０〜６０ｋｅＶ、ドーズ量Φ＝ １０１
２〜１０１３Ｃ１１−２でイオン注入してＮｃｈＴｒの
低濃度ソース・ドレイン領域となるＮ−型拡散領域１１
を形成する。
除去した後、新たに膜厚５００〜７００人の第２酸化膜
９を熱酸化により形成し、ＢＦ２を、加速エネルギーＥ
＝７０〜１００ｋｅｖ、ドーズ量Φ＝１０１３〜１０１
４ｃ１１１″２でイオン注入してＮＰＮＴｒのベース領
域となるＰ型拡散領域を形成し、その後リンを、加速エ
ネルギーＥ＝３０〜６０ｋｅＶ、ドーズ量Φ＝ １０１
２〜１０１３Ｃ１１−２でイオン注入してＮｃｈＴｒの
低濃度ソース・ドレイン領域となるＮ−型拡散領域１１
を形成する。
次いで、第１図（ｅ）に示すように、第２酸化膜９を選
択的にエツチングしてコンタクト孔１２ａを形成し、全
面に膜厚１０００〜３０００人の第２多結晶シリコン層
１３を成長させる０次に、第１図（ｆ）に示すように、
異方性ドライエツチングにより第２多結晶シリコン層１
３をパターニングしてコンタクト孔１２ａ上および、第
１多結晶シリコン層８の側面にのみ第２多結晶シリコン
層１３ａ、１３ｂを残す６次いで、第１図（ｇ＞に示す
ように、第２酸化膜９を全面除去した後、新たに膜厚２
００〜３００人の第３酸化［１４を熱酸化により形成し
、ヒ素を、加速エネルギーＥ＝６０〜８０ｋｅＶ、ドー
ズ量Φ＝ ｌ Ｑ １５〜ｌ Ｑ １６ＣＩｌｌ−２で
イオン注入しエミッタ領域、コレクタコンタクト領域お
よび高濃度ソース・トレイン領域となるＮ＋型拡散領域
１５ａ、１５ｂ、１５ｃを同時に形成する。最後に、第
１図（ｈ）に示すように膜厚的１μｍのＢＰＳＧ膜１６
全１６用膜として成長させた後、コンタクト孔を開口し
、アルミニウムをスパッタリングし、これをパターニン
グしてアルミニウム電極１７を形成する。
択的にエツチングしてコンタクト孔１２ａを形成し、全
面に膜厚１０００〜３０００人の第２多結晶シリコン層
１３を成長させる０次に、第１図（ｆ）に示すように、
異方性ドライエツチングにより第２多結晶シリコン層１
３をパターニングしてコンタクト孔１２ａ上および、第
１多結晶シリコン層８の側面にのみ第２多結晶シリコン
層１３ａ、１３ｂを残す６次いで、第１図（ｇ＞に示す
ように、第２酸化膜９を全面除去した後、新たに膜厚２
００〜３００人の第３酸化［１４を熱酸化により形成し
、ヒ素を、加速エネルギーＥ＝６０〜８０ｋｅＶ、ドー
ズ量Φ＝ ｌ Ｑ １５〜ｌ Ｑ １６ＣＩｌｌ−２で
イオン注入しエミッタ領域、コレクタコンタクト領域お
よび高濃度ソース・トレイン領域となるＮ＋型拡散領域
１５ａ、１５ｂ、１５ｃを同時に形成する。最後に、第
１図（ｈ）に示すように膜厚的１μｍのＢＰＳＧ膜１６
全１６用膜として成長させた後、コンタクト孔を開口し
、アルミニウムをスパッタリングし、これをパターニン
グしてアルミニウム電極１７を形成する。
なお、上述の実施例においては、Ｐ型拡散領域１０を形
成した後に、Ｎ−型拡散領域１１を形成していたがこの
順序は逆にしてもよい。
成した後に、Ｎ−型拡散領域１１を形成していたがこの
順序は逆にしてもよい。
第２図（ａ）〜（ｃ）は、本発明の他の実施例の工程順
を示す半導体装置の断面図であり、それぞれ先の実施例
の第１７ （ｅ ）〜（ｇ＞に対応している。第１図（
ａ）〜（ｃ）、（ｈ）の工程は実施例２でも同様なので
省略する。
を示す半導体装置の断面図であり、それぞれ先の実施例
の第１７ （ｅ ）〜（ｇ＞に対応している。第１図（
ａ）〜（ｃ）、（ｈ）の工程は実施例２でも同様なので
省略する。
この実施例の特徴は、第２図（ａ）に示すように、第２
酸化膜を開口してコンタク１−孔１２ａを形成するとき
、同時に第１多結晶シリコン珊８の両側の将来第２多結
晶シリコンＮ１３がスペーサとして残る部分の第２酸化
膜も選択的にエツチングして開口１２ｂを形成しておく
ことにある。この方法により、第２図（Ｃ’）に示すよ
うに、先の実施例の説明で述べたヒ素のイオン注入によ
ってＮ１型拡散領域１５ａ〜１５ｃを形成するとき、開
口１２ｂから第２多結晶シリコン層１３ｂを介して下地
基板へヒ素の拡散が起こり、低濃度ソース・ドレイン領
域であるＮ−型拡散領域１１の内部に第２の高濃度ソー
ス・トレイン領域であるＮ１型拡散領域１５ｄが形成さ
れる。その結果、ドレイン端の不純物濃度を低く保って
そこの電界強度を緩和したまま、第２多結晶シリコン層
１３ｂ下のＮ−型拡散領域１１のオフセット部内の寄生
抵抗を下げることができる。したがって、この実施例の
ＮｃｈＴｒの相互コンダクタンス、動作スピードは先の
実施例のものより改善されている。
酸化膜を開口してコンタク１−孔１２ａを形成するとき
、同時に第１多結晶シリコン珊８の両側の将来第２多結
晶シリコンＮ１３がスペーサとして残る部分の第２酸化
膜も選択的にエツチングして開口１２ｂを形成しておく
ことにある。この方法により、第２図（Ｃ’）に示すよ
うに、先の実施例の説明で述べたヒ素のイオン注入によ
ってＮ１型拡散領域１５ａ〜１５ｃを形成するとき、開
口１２ｂから第２多結晶シリコン層１３ｂを介して下地
基板へヒ素の拡散が起こり、低濃度ソース・ドレイン領
域であるＮ−型拡散領域１１の内部に第２の高濃度ソー
ス・トレイン領域であるＮ１型拡散領域１５ｄが形成さ
れる。その結果、ドレイン端の不純物濃度を低く保って
そこの電界強度を緩和したまま、第２多結晶シリコン層
１３ｂ下のＮ−型拡散領域１１のオフセット部内の寄生
抵抗を下げることができる。したがって、この実施例の
ＮｃｈＴｒの相互コンダクタンス、動作スピードは先の
実施例のものより改善されている。
［発明の効果］
以上説明したように、本発明は、バイポーラトランジス
タの浅接合エミッタを形成するための多結晶シリコン層
を用いて、ゲート電極の側面にスペーサを形成し、高不
純物濃度のソース・ドレイン領域を形成するものである
ので、本発明によれば、従来の製造工程に新たな工程を
追加することなくＬＤＤ構遺のＭＯｓトランジスタを製
造することができる。したがって、本発明によれば、ホ
ットキャリアによる特性劣化の恐れのないＢｉＭＯ５集
債回路をコスト高を招くことなく製造することができる
。
タの浅接合エミッタを形成するための多結晶シリコン層
を用いて、ゲート電極の側面にスペーサを形成し、高不
純物濃度のソース・ドレイン領域を形成するものである
ので、本発明によれば、従来の製造工程に新たな工程を
追加することなくＬＤＤ構遺のＭＯｓトランジスタを製
造することができる。したがって、本発明によれば、ホ
ットキャリアによる特性劣化の恐れのないＢｉＭＯ５集
債回路をコスト高を招くことなく製造することができる
。
第１図（ａ）〜（ｈ）、第２図（ａ）〜（Ｃ）は、それ
ぞれ、本発明の実施例の工程順を示す半導体装置の断面
図、第３図（ａ）〜（ｄ）は、従来例の工程順を示す半
導体装置の断面図である。 １・・・Ｐ−型シリコン基板、 ２・・・Ｎ＋型埋込
み層、 ３ａ、３ｂ・・・Ｐ１型埋込み層、４・・・
Ｎ−型エピタキシャル層、 ５ａ、５ｂ、１０・・・
Ｐ型拡散領域、 ６・・・フィールド酸化膜、７・・・
第１酸化膜、 ８・・・第１多結晶シリコン層、９・・
・第２酸化膜、 １１・・・Ｎ−型拡散領域、１２ａ
・・・コンタクト孔、 １２ｂ・・・開口、１３．
１３ａ、１３ｂ・・・第２多結晶シリコン層、１４・・
・第３酸化膜、 １５ａ〜１５ｄ・・・Ｎ＋型拡散領
域、 １６・・・ＢＰＳＧ膜、 １７・・・アルミ
ニウム電極。
ぞれ、本発明の実施例の工程順を示す半導体装置の断面
図、第３図（ａ）〜（ｄ）は、従来例の工程順を示す半
導体装置の断面図である。 １・・・Ｐ−型シリコン基板、 ２・・・Ｎ＋型埋込
み層、 ３ａ、３ｂ・・・Ｐ１型埋込み層、４・・・
Ｎ−型エピタキシャル層、 ５ａ、５ｂ、１０・・・
Ｐ型拡散領域、 ６・・・フィールド酸化膜、７・・・
第１酸化膜、 ８・・・第１多結晶シリコン層、９・・
・第２酸化膜、 １１・・・Ｎ−型拡散領域、１２ａ
・・・コンタクト孔、 １２ｂ・・・開口、１３．
１３ａ、１３ｂ・・・第２多結晶シリコン層、１４・・
・第３酸化膜、 １５ａ〜１５ｄ・・・Ｎ＋型拡散領
域、 １６・・・ＢＰＳＧ膜、 １７・・・アルミ
ニウム電極。
Claims (2)
- （１）バイポーラトランジスタ形成領域となる第１導電
型の領域とＭＯＳＦＥＴ形成領域となる第２導電型の領
域とを備えた半導体基板を作成する工程と、半導体基板
上に酸化膜を形成する工程と、前記ＭＯＳＦＥＴ形成領
域上に前記酸化膜を介してゲート電極を形成する工程と
、前記バイポーラトランジスタ形成領域内に第２導電型
のベース領域を形成する工程と、前記ＭＯＳＦＥＴ形成
領域内に第１導電型不純物をイオン注入して低不純物濃
度のソース・ドレイン領域を形成する工程と、前記ベー
ス領域上の酸化膜を選択的に除去してコンタクト孔を形
成する工程と、全面に多結晶シリコン層を形成する工程
と、前記多結晶シリコン層に異方性エッチングを施して
これを前記コンタクト孔上と前記ゲート電極の側面部分
にのみ残存させる工程と、前記ゲート電極およびその側
面に形成された多結晶シリコン層をマスクに前記ＭＯＳ
ＦＥＴ形成領域内に第１導電型不純物をイオン注入して
高不純物濃度のソース・ドレイン領域を形成する工程と
を具備することを特徴とするＢｉ−ＭＯＳ集積回路の製
造方法。 - （２）コンタクト孔形成工程において、コンタクト孔を
形成すると同時に前記ゲート電極に隣接した半導体基板
上の酸化膜を一部除去することを特徴とする請求項１記
載のＢｉ−ＭＯＳ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094887A JPH02272755A (ja) | 1989-04-14 | 1989-04-14 | Ｂｉ―ＭＯＳ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094887A JPH02272755A (ja) | 1989-04-14 | 1989-04-14 | Ｂｉ―ＭＯＳ集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02272755A true JPH02272755A (ja) | 1990-11-07 |
Family
ID=14122556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094887A Pending JPH02272755A (ja) | 1989-04-14 | 1989-04-14 | Ｂｉ―ＭＯＳ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02272755A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254371A (ja) * | 1991-02-06 | 1992-09-09 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-14 JP JP1094887A patent/JPH02272755A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254371A (ja) * | 1991-02-06 | 1992-09-09 | Nec Corp | 半導体装置の製造方法 |
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