JPH02273394A - 二方向ポートｒａｍの調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、二方向のポートを備え、各方向別の制御系に
よシデータのリードおよびライトの行なわれるＲＡＭに
おいて、各方向の制御系が同時にアクセスを行なうこと
を阻止する調整回路に関するものである。

〔従来の技術〕

か＼るＲＡＭにおいては、各方向別の制御系が同時に同
一アドレスに対してデータのライトを行なうと、保存す
べきデータが消滅するおそれを生ずるため、各制御系か
らのアドレス指定信号に注目し、同一アドレスが指定さ
れた場合にビジー信号を送出し、各制御系によるアクセ
スが同時に行なわれるのを阻止するものとなっている。

〔発明が解決しようとする課題〕

しかし、従来においては、アドレス指定信号のみ注目し
ているため、リードの場合にはデータの消滅が生じない
にもか＼わらず調整信号の送出がなされ、いずれか片方
の制御系によるデータのす−ドが阻止されるものとなシ
、全般的ＫＲＡＭのアクセスに関して動作効率が低下す
る欠点を生じている。

〔課題を解決するための手段〕

前述の課題を解決するため、本発明はつぎの手段によシ
構成するものとなっている。

すなわち、上述のＲＡＭにおいて、一方のライト信号お
よびビジー信号の論理積を求める第１の論理積ゲートと
、一方のビジー信号および他方のライト信号の論理積を
求める第２の論理積ゲートと、第１および第２の論理積
ゲートの各出力に基づく論理和を求め一方の制御系へ第
１の調整信号を送出する第１の論理和ゲートと、他方の
ライト信号およびビジー信号の論理積を求める第３の論
理積ゲートと、他方のビジー信号および一方のライト信
号の論理積を求める第４の論理積ゲートと、第３および
第４の論理積ゲートの各出力に基づく論理和を求め他方
の制御系へ第２の調整信号を送出する第２の論理和ゲー
トとを設けたものである。

〔作用〕

したがって、ＲＡＭＫ対してライト信号が与えられ、か
つ、同一アドレスの指定によるビジー信号が生じている
間のみ調整信号の送出がなされるものとなり、リード動
作では調整信号の送出がなされず、各方向の制御系が同
一アドレスに対するデータのリードを自在に行なうこと
ができる。

〔実施例〕

以下、実施例を示すブロック図によって本発明の詳細な
説明する。

同図においては、二方向のポートを備えるＲＡＭ１００
に対し、一方のアドレスバス１およびデータバス２が接
続され、かつ、チップセレクタ信号３、リード信号４、
および、ライト信号５が与えられていると共に、ＲＡＭ
　１００から一方のビジー信号６が送出されるものとな
っておシ、同様に、他方のアドレスバス７およびデータ
バス８が接続され、かつ、チップセレクタ信号９、リー
ド信号１０、および、ライト信号１１が与えられている
と共に、他方のビジー信号１２が送出されるものとなっ
ている。

こ＼において、アドレスバス１およびデータバス２は、
図上省略した一方の制御系へ接続されていると共に、チ
ップセレクタ信号３〜：フィト信号５は、一方の制御系
から送出されるものとなっておシ、各信号３〜５および
アドレスバス１を介する一方の制御系からのアドレス指
定信号にしたがい、データバス２を介してデータのアク
セスが行なわれるものとなっている。

また、アドレスバスＴおよびデータバス８は、図上省略
した他方の制御系へ接続されていると共に、チップセレ
クタ信号９〜ライト信号１１は、他方の制御系から送出
されるものとなっておシ、各信号９〜１１およびアドレ
スバスＴを介する他方の制御系からのアドレス指定信号
にしたがい、データバス８を介してデータのアクセスが
行なわれるものとなっている。

なお、前述のデータアクセスに応じ、各制御系から同一
アドレスが同時に指定されたときにのみ、ビジー信号６
，１２がＲＡＭ１００から送出される。

以上に対し、第１．第２の論理積ゲートとしてＭ■ゲー
）　１０１　、１０２が設けであると共に１第１の論理
和ゲートとしてＯＲゲート１０３が設けてあシ、更に、
第３．第４の論理積ゲートとしてＡＮＤゲー）　２０１
　、２０２が設けであると共に、第２の論理和ゲートと
してＯＲゲート２０３が設けてｉｂ、ＡＮＤゲート１０
１には、一方のライト信号５およびビジー信号６が与え
られ、これらの論理積を求めたうえ出力１０４として送
出するものとなっておシ、瓜ゲート１０２には、一方の
ビジー信号６および他方のライト信号１１が与えられ、
これらの論理積を求め出力１０５として送出するものと
なっておシ、ＯＲゲート１０３には、各出力１０４　、
１０５が与えられ、これらに基づく論理和を求めたうえ
、第１の調整信号１０６を一方の制御系へ送出するもの
となっている。

また、ＡＮＤゲート２０１には、他方のライト信号１１
およびビジー信号１２が与えられ、ＡＮＤゲート２０２
には、他方のビジー信号１２および一方のライト信号５
が与えられており、前述と同様に各々が論理積を求め、
出力２０４　、２０５として各個に送出し、これらの各
出力２０４　、２０５に基づく論理和をＯＲグー）　２
０３が求めたうえ、第２の調整信６一 号２０６を他方の制御系へ送出するものとなっている。

したがって、調整信号１０６は、各制御系が同一アドレ
スを同時に指定したことを前提とし、一方の制御系によ
るライト動作中、または、他方の制御系によるライト動
作中に生じ、これに応じて一方の制御系は、当該アドレ
スのライト指令を中止するが、これ以外の場合はビジー
信号６が生じていても、リード指令は自在に行なえるも
のとなる。

また、調整信号２０６も同様の条件によシ生ずるため、
とれに応じて他方の制御系は、一方の制御系によるライ
ト動作中以外であれば、同一アドレスに対するリード指
令を自在に行なうことができる。

このため、ＲＡＭ１００の同一アドレスに対するデータ
のリードは、各制御系が同時に行なえるものとなシ全般
的にＲＡＭ　１０　Ｇのデータアクセスに関して動作効
率が向上する。

〔発明の効果〕

以上の説明によυ明らかなとおり本発明によれば、ビジ
ー信号が生じ、かつ、一方のライト信号または他方のラ
イト信号が与えられたときに各調整信号を送出するもの
としたことによシ、一方または他方の制御系によるライ
ト動作中でなければ、同一アドレスに対するデータのリ
ードを各制御系が同時に行なえるものとなシ、ＲＡＭの
データアクセスに関する動作効率が向上し、各種用途の
二方向ポート　ＲＡＭにおいて顕著な効果が得られる。

【図面の簡単な説明】

図は本発明の実施例を示すブロック図である。 ４．１０・・−・リード信号、５，１１・・・拳ライト
信号、６．１２・・働φビジー信号、１００・φ・拳Ｒ
ＡＭ、１０１，１０２，２０１．２０２・番・−ＡＮＤ
ゲート、１０３．２０３−−　＠　−ＯＲゲート、１０
６　、２０６−−−−調整信号。

Claims (1)

【特許請求の範囲】
1. 二方向のポートを備え、各方向別の制御系によりリード
   およびライトを行なうＲＡＭにおいて、一方のライト信
   号およびビジー信号の論理積を求める第１の論理積ゲー
   トと、前記一方のビジー信号および他方のライト信号の
   論理積を求める第２の論理積ゲートと、前記第１の論理
   積ゲートおよび第２の論理積ゲートの各出力に基づく論
   理和を求め一方の制御系へ第１の調整信号を送出する第
   １の論理和ゲートと、他方のライト信号およびビジー信
   号の論理積を求める第３の論理積ゲートと、前記他方の
   ビジー信号および一方のライト信号の論理積を求める第
   ４の論理積ゲートと、前記第３の論理積ゲートおよび第
   ４の論理積ゲートの各出力に基づく論理和を求め他方の
   制御系へ第２の調整信号を送出する第２の論理和ゲート
   とを設けたことを特徴とする二方向ポートＲＡＭの調整
   回路。