JPH03214250A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH03214250A JPH03214250A JP965690A JP965690A JPH03214250A JP H03214250 A JPH03214250 A JP H03214250A JP 965690 A JP965690 A JP 965690A JP 965690 A JP965690 A JP 965690A JP H03214250 A JPH03214250 A JP H03214250A
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- JP
- Japan
- Prior art keywords
- memory
- microprocessor
- data
- address
- bus
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 99
- 239000000872 buffer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御回路に関し、特に、複数のマイクロ
プロセッサによって制御を行うメモリ制御回路に関する
。
プロセッサによって制御を行うメモリ制御回路に関する
。
従来この種のメモリ制御回路は、複数のマイクロプロセ
ッサによって同一アドレス空間に定義されているメモリ
を分割して使用する場合、ハードウェア設計時に分割領
域が決定され、それぞれのプロセッサが使用するメモリ
の定義領域や最大容量は不可変であった。
ッサによって同一アドレス空間に定義されているメモリ
を分割して使用する場合、ハードウェア設計時に分割領
域が決定され、それぞれのプロセッサが使用するメモリ
の定義領域や最大容量は不可変であった。
上述した従来の複数マイクロプロセッサを有するメモリ
制御回路は、それぞれのプロセッサが使用するメモリの
最大容量が不可変であったので、メモリ制御方式の異な
る複数のプログラムに関して、それぞれのプロセッサの
使用するメモリの最小容量を確保しなければならず、不
経済であるという欠点がある。
制御回路は、それぞれのプロセッサが使用するメモリの
最大容量が不可変であったので、メモリ制御方式の異な
る複数のプログラムに関して、それぞれのプロセッサの
使用するメモリの最小容量を確保しなければならず、不
経済であるという欠点がある。
本発明のメモリ制御回路は、アドレスバスとコントロー
ル信号と、データバスとを有する主マイクロプロセッサ
および１個以上の副マイクロプロセッサと、コントロー
ル信号とメモリアドレスバスとを入力とし、メモリデー
タバスを入出力とするメモリを含むマイクロプロセッサ
システムにおいて、複数のマイクロプロセッサのそれぞ
れのデータバスとメモリデータバスとを入出力とし、入
力であるメモリ切りかえ信号によってメモリがどのマイ
クロプロセッサに属するかを決定し、メモリデータバス
をメモリの属するところのプロセッサに対してのみ開く
ことを可能にするメモリデータ切りかえ回路と、メモリ
データ切りかえ回路の入力であるメモリ切りかえ信号を
出力とし、主マイクロプロセッサのデータバスを入力と
するメモリ切りかえ信号設定レジスタと、それぞれのマ
イクロプロセッサのアドレスバスと、メモリ切りかえ信
号とを入力として、そのメモリが属するところのプロセ
ッサのアドレスバスの内容をメモリに対してメモリアド
レスとして送出するメモリアドレス切りかえ回路とを有
している。
ル信号と、データバスとを有する主マイクロプロセッサ
および１個以上の副マイクロプロセッサと、コントロー
ル信号とメモリアドレスバスとを入力とし、メモリデー
タバスを入出力とするメモリを含むマイクロプロセッサ
システムにおいて、複数のマイクロプロセッサのそれぞ
れのデータバスとメモリデータバスとを入出力とし、入
力であるメモリ切りかえ信号によってメモリがどのマイ
クロプロセッサに属するかを決定し、メモリデータバス
をメモリの属するところのプロセッサに対してのみ開く
ことを可能にするメモリデータ切りかえ回路と、メモリ
データ切りかえ回路の入力であるメモリ切りかえ信号を
出力とし、主マイクロプロセッサのデータバスを入力と
するメモリ切りかえ信号設定レジスタと、それぞれのマ
イクロプロセッサのアドレスバスと、メモリ切りかえ信
号とを入力として、そのメモリが属するところのプロセ
ッサのアドレスバスの内容をメモリに対してメモリアド
レスとして送出するメモリアドレス切りかえ回路とを有
している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路である。第１図におい
て、主マイクロプロセッサｌはアドレスバスａとコント
ロール信号Ｃとを出力信号として持ち、データバスｂを
入出力信号として持つ。副マイクロプロセッサ２もマイ
クロプロセッサ１とＩｉｌ［Ｋアドレスバスｄとコント
ロール信号ｆとを出力信号として持ち、データバスｅを
入出力信号として持っている。
て、主マイクロプロセッサｌはアドレスバスａとコント
ロール信号Ｃとを出力信号として持ち、データバスｂを
入出力信号として持つ。副マイクロプロセッサ２もマイ
クロプロセッサ１とＩｉｌ［Ｋアドレスバスｄとコント
ロール信号ｆとを出力信号として持ち、データバスｅを
入出力信号として持っている。
第１図ではメモリをｎ分割して使用する例を示しており
、それぞれメモリ３１．メモリ３２゜−〜−、メモリ３
ｎである。
、それぞれメモリ３１．メモリ３２゜−〜−、メモリ３
ｎである。
メモリデータ切りかえ回路４１ 、４２ 、−−−４ｎ
は主マイクロプロセッサｌのデータバスｂと副マイクロ
プロセッサ２のデータバスｅと、メモリデータｈ １＋
ｈ ２ ｒ −−−＋ ｈ ｎとを入出力とし、メモ
リ切りかえ信号設定レジスタ６の出力であるメモリ３１
、３２ 、−−− 、３ ｎのそれぞれに対応するメ
モリ切りかえ信号ｇ ’ ｒ ｇ ２＋ −−−ｔ ｇ
’を入力として、メモリ空力かえ信号ｇｉ（ｉ＝１〜
ｎ）がＯＮ状態であれば主マイクロプロセッサｌのデー
タバスｂがメモリデータｈ ｉ （ｉ＝ｌ〜ｎ）と接続
され、ＯＦＦ状態であれば、副マイクロプロセッサ２の
データバスｅとメモリデータｈ１（ｉ＝１〜ｎ）とが接
続される回路である。
は主マイクロプロセッサｌのデータバスｂと副マイクロ
プロセッサ２のデータバスｅと、メモリデータｈ １＋
ｈ ２ ｒ −−−＋ ｈ ｎとを入出力とし、メモ
リ切りかえ信号設定レジスタ６の出力であるメモリ３１
、３２ 、−−− 、３ ｎのそれぞれに対応するメ
モリ切りかえ信号ｇ ’ ｒ ｇ ２＋ −−−ｔ ｇ
’を入力として、メモリ空力かえ信号ｇｉ（ｉ＝１〜
ｎ）がＯＮ状態であれば主マイクロプロセッサｌのデー
タバスｂがメモリデータｈ ｉ （ｉ＝ｌ〜ｎ）と接続
され、ＯＦＦ状態であれば、副マイクロプロセッサ２の
データバスｅとメモリデータｈ１（ｉ＝１〜ｎ）とが接
続される回路である。
アドレス切りかえ回路５１ 、５２ 、−−− 、５
ｎは、主マイクロプロセラ？１のアドレスバスａと副マ
イクロプロセッサ２のアドレスバスｄと、メモリ切りか
え信号ｇｉ（ｉ＝１−ｎ）とを入力として、メモリ切り
かえ信号ｇｉ（ｉ＝１−ｎ）がＯＮ状態であれば主マイ
クロプロセッサｌのアドレス状態をメモリアドレスｈｉ
（ｉ＝ｌ−ｎ）として送出し、メモリ切りかえ信号ｇｉ
（ｉ＝１〜ｎ）がＯＦＦ状態であれば、副マイクロプロ
セッサ２のアドレス状態をメモリアドレスｈ ｉ （ｉ
＝１〜ｎ）として送出する。
ｎは、主マイクロプロセラ？１のアドレスバスａと副マ
イクロプロセッサ２のアドレスバスｄと、メモリ切りか
え信号ｇｉ（ｉ＝１−ｎ）とを入力として、メモリ切り
かえ信号ｇｉ（ｉ＝１−ｎ）がＯＮ状態であれば主マイ
クロプロセッサｌのアドレス状態をメモリアドレスｈｉ
（ｉ＝ｌ−ｎ）として送出し、メモリ切りかえ信号ｇｉ
（ｉ＝１〜ｎ）がＯＦＦ状態であれば、副マイクロプロ
セッサ２のアドレス状態をメモリアドレスｈ ｉ （ｉ
＝１〜ｎ）として送出する。
次に第２図は本実施例の具体例として主、副マイクロプ
ロセッサ１ケずつと４Ｍバイトを８分割した０、 ５
Ｍバイトのメモリが８ケのシステムのメモリ制御をする
場合を示し、第３図はメモリデータ切りかえ回路を示す
。
ロセッサ１ケずつと４Ｍバイトを８分割した０、 ５
Ｍバイトのメモリが８ケのシステムのメモリ制御をする
場合を示し、第３図はメモリデータ切りかえ回路を示す
。
第２図および第３図において、データバッファ７１．７
２は双方向にデータ人出のできるバッファであり、デー
タバッファ７１の主マイクロプロセッサｌのデータバス
ｂと、メモリデータｈｉ（ｉ＝１〜８）を入出力とし、
メモリ切りかえ信号ｇｉ（ｉ＝１〜８）がゝゝ１“のと
きに開く。データバッファ７２は副マイクロプロセッサ
２のデータバスｅとメモリデータｈ ｉ （ｊ＝１〜８
）を入出力とし、メモリ切りかえ信号ｇ ｉ （ｉ＝ｌ
〜８）が１０“の時に開く。したがって、メモリデータ
ｈｉはメモリ切りかえ信号ｇｉがゝゝｌ“の時は主マイ
クロプロセッサ１のデータバスｂと、メモリ切りかえ信
号ｇｉがＶ″Ｏ”の時は副マイクロプロセッサ２のデー
タバスｅと接続することになる。
２は双方向にデータ人出のできるバッファであり、デー
タバッファ７１の主マイクロプロセッサｌのデータバス
ｂと、メモリデータｈｉ（ｉ＝１〜８）を入出力とし、
メモリ切りかえ信号ｇｉ（ｉ＝１〜８）がゝゝ１“のと
きに開く。データバッファ７２は副マイクロプロセッサ
２のデータバスｅとメモリデータｈ ｉ （ｊ＝１〜８
）を入出力とし、メモリ切りかえ信号ｇ ｉ （ｉ＝ｌ
〜８）が１０“の時に開く。したがって、メモリデータ
ｈｉはメモリ切りかえ信号ｇｉがゝゝｌ“の時は主マイ
クロプロセッサ１のデータバスｂと、メモリ切りかえ信
号ｇｉがＶ″Ｏ”の時は副マイクロプロセッサ２のデー
タバスｅと接続することになる。
同様に第４図においてアドレスバッファ８１゜８２もメ
モリ切りかえ信号ｇｉがゝゝｌ“の時には主マイクロプ
ロセッサ１のアドレスバスａが、メモリ切りかえ信号ｇ
ｉがゝゝ０“の時には副マイクロプロセッサ２のアドレ
スバスｄがメモリアドレスｊｉと接続する。
モリ切りかえ信号ｇｉがゝゝｌ“の時には主マイクロプ
ロセッサ１のアドレスバスａが、メモリ切りかえ信号ｇ
ｉがゝゝ０“の時には副マイクロプロセッサ２のアドレ
スバスｄがメモリアドレスｊｉと接続する。
上記システムにおいて、メモリ切りかえ信号ｇｉ（ｉ＝
１〜８）をｉ＝ｘから順に１１１１０００００”と設定
すると、メモリ３１，３２．３３は主マイクロプロセッ
サのメモリとして、メモリ３４からメモリ３８までは副
マイクロプロセッサのメモリとして使用され、主マイク
ロプロセッサが１．５Ｍバイト、副マイクロプロセッサ
が２．５Ｍバイトのメモリ容量を持つことになる。更に
、メモリ切りかえ信号ｇｉ（ｉ＝１〜８）をｉ＝ｌから
順にゝゝ１１１１１１１０“と設定すると、４Ｍバイト
中メモリ３８の０，５Ｍバイトのみ副マイクロプロセッ
サが使用し、残りの３．５Ｍバイトは主マイクロプロセ
、？の領域となる。
１〜８）をｉ＝ｘから順に１１１１０００００”と設定
すると、メモリ３１，３２．３３は主マイクロプロセッ
サのメモリとして、メモリ３４からメモリ３８までは副
マイクロプロセッサのメモリとして使用され、主マイク
ロプロセッサが１．５Ｍバイト、副マイクロプロセッサ
が２．５Ｍバイトのメモリ容量を持つことになる。更に
、メモリ切りかえ信号ｇｉ（ｉ＝１〜８）をｉ＝ｌから
順にゝゝ１１１１１１１０“と設定すると、４Ｍバイト
中メモリ３８の０，５Ｍバイトのみ副マイクロプロセッ
サが使用し、残りの３．５Ｍバイトは主マイクロプロセ
、？の領域となる。
以上説明したように本発明は同一メモリを複数のマイク
ロプロセッサによって分割使用する場合更に小さなブロ
ックに分けておくことによって分割率をソフトウェアで
変更することができ、制御プログラムによって最適な分
割率を設定することができるという効果がある。
ロプロセッサによって分割使用する場合更に小さなブロ
ックに分けておくことによって分割率をソフトウェアで
変更することができ、制御プログラムによって最適な分
割率を設定することができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例においてメモリを８分割した場合を示すプロ、
り図、第３図は本実施例におけるメモリデータ切りかえ
回路を示す図、第４図は本実施例におけるメモリアドレ
ス切りかえ回路を示す図である。 １−゛−−−−主マイクロプロセッサ、２・・・・・・
副マイクロプロセッサ、３１〜３ｎ・・・・・・メモリ
、４１〜４ｎ・・・・・・メモリデータ切りかえ回路、
５１〜５ｎ・・・・・・メモリアドレス切りかえ回路、
６・・・・・・メモリ切りかえ信号設定レジスタ、７１
．７２・・・・−・データバッファ、８１．８２・・・
・・・アドレスバッファ、ａ・・・・°°主マイクロプ
ロセッサのアドレスバス、ｂ・・・・・・主マイクロプ
ロセッサのデータバス、Ｃ・・・・・・主マイクロプロ
セッサのコントロール信号、ｄ・・・・・・副マイクロ
プロセッサのアドレスバス、ｅ・旧・・副マイクロプロ
セッサのデータバス、ｆ・・・・・・副マイクロプロセ
ッサのコントロール信号、ｇ１〜ｇｎ・・・・・・メモ
リ切りかえ信号、ｈｌ〜ｈｎ・・・・・・メモリデータ
、ｊ１〜ｊｎ・・・・・・メモリアドレス。
本実施例においてメモリを８分割した場合を示すプロ、
り図、第３図は本実施例におけるメモリデータ切りかえ
回路を示す図、第４図は本実施例におけるメモリアドレ
ス切りかえ回路を示す図である。 １−゛−−−−主マイクロプロセッサ、２・・・・・・
副マイクロプロセッサ、３１〜３ｎ・・・・・・メモリ
、４１〜４ｎ・・・・・・メモリデータ切りかえ回路、
５１〜５ｎ・・・・・・メモリアドレス切りかえ回路、
６・・・・・・メモリ切りかえ信号設定レジスタ、７１
．７２・・・・−・データバッファ、８１．８２・・・
・・・アドレスバッファ、ａ・・・・°°主マイクロプ
ロセッサのアドレスバス、ｂ・・・・・・主マイクロプ
ロセッサのデータバス、Ｃ・・・・・・主マイクロプロ
セッサのコントロール信号、ｄ・・・・・・副マイクロ
プロセッサのアドレスバス、ｅ・旧・・副マイクロプロ
セッサのデータバス、ｆ・・・・・・副マイクロプロセ
ッサのコントロール信号、ｇ１〜ｇｎ・・・・・・メモ
リ切りかえ信号、ｈｌ〜ｈｎ・・・・・・メモリデータ
、ｊ１〜ｊｎ・・・・・・メモリアドレス。
Claims (1)
- 一般にアドレスバスとデータバスとコントロール信号
とを有する主マイクロプロセッサおよび１個以上の副マ
イクロプロセッサと、該コントロール信号と、メモリア
ドレスバスとを入力とし、メモリデータバスを入出力と
するメモリを含むマイクロプロセッサシステムにおいて
、該複数のマイクロプロセッサのそれぞれの該データバ
スと該メモリデータバスとを入出力とし、入力であるメ
モリ切りかえ信号によって該メモリがどの該マイクロプ
ロセッサに属するかを決定し、該メモリデータバスを該
メモリの属するところの該マイクロプロセッサに対して
のみ開くことを可能にするメモリデータ切りかえ回路と
、該メモリデータ切りかえ回路の入力である該メモリ切
りかえ信号を出力とし、該主マイクロプロセッサのデー
タバスを入力とするメモリ切りかえ信号設定レジスタと
、それぞれのマイクロプロセッサの該アドレスバスと、
該メモリ切りかえ信号とを入力とし該メモリが所属する
ところのマイクロプロセッサのアドレスバスを該メモリ
に対して該メモリアドレスとして送出するメモリアドレ
ス切りかえ回路とを備えることを特徴とするメモリ制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP965690A JPH03214250A (ja) | 1990-01-19 | 1990-01-19 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP965690A JPH03214250A (ja) | 1990-01-19 | 1990-01-19 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214250A true JPH03214250A (ja) | 1991-09-19 |
Family
ID=11726259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP965690A Pending JPH03214250A (ja) | 1990-01-19 | 1990-01-19 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214250A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7139849B2 (en) | 2002-08-07 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| JP2007513390A (ja) * | 2003-09-02 | 2007-05-24 | サーフ テクノロジー インコーポレイテッド | 電子システムにおけるメモリの再割り当ておよび共有 |
| US7715269B2 (en) | 2006-08-22 | 2010-05-11 | Elpida Memory, Inc. | Semiconductor memory device and semiconductor device comprising the same |
| US9869770B2 (en) | 2003-09-02 | 2018-01-16 | Qualcomm Incorporated | Control and features for satellite positioning system receivers |
-
1990
- 1990-01-19 JP JP965690A patent/JPH03214250A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7139849B2 (en) | 2002-08-07 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US7533196B2 (en) | 2002-08-07 | 2009-05-12 | Panasonic Corporation | Semiconductor integrated circuit device |
| JP2007513390A (ja) * | 2003-09-02 | 2007-05-24 | サーフ テクノロジー インコーポレイテッド | 電子システムにおけるメモリの再割り当ておよび共有 |
| US8321636B2 (en) | 2003-09-02 | 2012-11-27 | Csr Technology Inc. | Memory reallocation and sharing in electronic systems |
| US9869770B2 (en) | 2003-09-02 | 2018-01-16 | Qualcomm Incorporated | Control and features for satellite positioning system receivers |
| US7715269B2 (en) | 2006-08-22 | 2010-05-11 | Elpida Memory, Inc. | Semiconductor memory device and semiconductor device comprising the same |
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