JPH02273965A - 入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はモノリシンクＩＣ化された入力回路に関するも
のであり、外部からの制御信号を内部の回路に伝達する
ためのインターフェイスの役目をするものである。

例えば、ＣＰ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓ
ｉｎｇ　Ｌｌｎｉｔ）等で、ある種のＩＣを制御したい
場合に、ＣＰＵからの制御信号を、該ある種のＩＣへ伝
達する役目を持つものであり、多くは該ある種のＩＣと
一体的に形成されるものである。

〔発明の概要〕

本発明は、ＭＯ３Ｉ−ランジスタと抵抗がらなり、送信
側（例えばＣＰＵ）と受信側（例えばある種のＩＣ）と
の電源電圧には無関係に、ＴＴＩ。

（Ｔｒａｎｓｉｓｔｏｒ　Ｔｒａｎｓｉｓｔｏｒ　Ｌｏ
ｇｉｃ）　　レベルすなわち・Ｌｏｗレベルは０．４ｖ
以下、Ｈｉ　ｇ　ｈ　Ｌ／へ）Ｌ／は２．４ｖ以上の信
号を検知することができ、かつ低消費電流でこれを行え
るものである。

〔従来の技術〕

従来の入力回路の回路図を第２図に示す、入力端子１か
らＴ　Ｔ　Ｌ　（を号が入力されると、相補型に構成さ
れたＭＯＳインバート回路２は、その反転電圧レベルに
応じて、入力信号を次段に伝達する。

例えばインバート回路２の反転電圧を１．５ｖ程度に設
計しておけば、ＴＴＬ信号のＬｏｗレベルの上限値であ
る０、４ｖが入力端子１に外部より入力されるとインバ
ート回路２の出力には、インバート回路２の電源電圧で
ある■。。すなわち、Ｈｉｇｈレベルが出力される。逆
に入力端子１にＴＴＬ信号のＨ１ｇｈレベルの下限値で
ある２、４ｖが入力されると、インバート回路２の出力
には、インバート回路の電源電圧であるＶＳＳすなわち
、ＬＯＷレベルが出力される。

しかし、第２図の回路には次の欠点がある。インバート
回路２の電源電圧が、ＴＴＬ信号より大きい場合、例え
ばインバート回路２の電源電圧が１５Ｖ程度で、ＴＴＬ
信号レベルが最大５ｖの時を考える。入力電圧が、イン
バート回路２のＮチャネルトランジスタの閾値電圧を超
えるとＰチャネル、Ｎチャネルトランジスタの両者がＯ
Ｎするため、貫通電流がｖｏ、　ｖｓｓ間に流れ始める
。この電流は、入力電圧がＰチャネルトランジスタの闇
値電圧以下に上昇するまで流れ続けてしまう０例えばＮ
チャネル、Ｐチャネルトランジスタの閾値電圧を０．５
ｖだとすると、入力電圧を１４．５　ｖまであげなけれ
ば貫通電流は流れ続けることになる。

すなわち、ＴＴＬ信号の５ｖを印加したのでは、貫通電
流が流れ続けるため、低消費電流な入力回路にはなり得
ない。

ＣｔｌｌＭを解決するための手段〕 本発明は、従来の技術の課題を解決することを目的とし
、インバート回路の電源電圧によらずにＴＴＬ信号を受
信でき、かつ低消費電流な入力回路を実現することがで
きた。

具体的には、０ＭＯ３構成をとるインバート回路２組を
ｍ続接続して、後段のインバート回路の出力を、前段の
インバート回路の片側のトランジスタのゲートにフィー
ドバックし、かつ片側トランジスタに並列に、デプレッ
ション型トランジスタと抵抗を配設し、かつ前段のイン
バート回路の他方のトランジスタを２個以上用意し、そ
れをカスケード接続するものである。

〔実施例〕

以下、図面に従って本発明の実施例を詳細に説明する。

第１図は、本発明による０ＭＯ３型の入力回路である。

入力端子ｌからトランジスタ３．４のゲートに信号が入
力される。トランジスタ３．４はカスケード接続され、
トランジスタ３のドレインは、抵抗５を介して、トラン
ジスタ６に接続されている。さらにトランジスタ６と並
列にデプレッション型トランジスタ７が接続され、トラ
ンジスタ７のゲートは、初段のインバート回路１０の出
力端子となる抵抗５とトランジスタ３の接続点に接続さ
れている。初段のインバート回路１０の出力は、次段の
インバート回路１１を構成しているトランジスタ８．９
のゲートに入力される。インバート回路１１は単なる０
ＭＯ３構成をとっている。さらに次段のインバート回路
１１の出力は、初段のインバート回路１０の中のトラン
ジスタ６のゲートに接続されている。

次に回路動作を説明する。今、入力端子ｌがゼロから上
昇する場合を考える。この時には、トランジスタ３．４
がメインの働きをする。まずトランジスタ３．４がＯＮ
するまでは変化はないがこの時、初段目のインバート回
路１０の出力は、トランジスタ６がＯＮしているため、
はぼＶｆｆｉ１６・レベルになっているので、トランジ
スタ３と４の接続点の電圧は、はぼＶｅｅ／２となりト
ランジスタ３にはバックゲート効果が働き、その閾値電
圧は上昇している。したがって、トランジスタ３はＯＮ
Ｌにくくなっている。この結果入力端子ｌが２．４ｖ以
上になるまでは、トランジスタ３．４はＯＮせず初段目
のインバート回路１０の出力端子はｌ、ｏｗレベルには
ならない、この過程において、本発明では抵抗５が挿入
しであるため貫通電流はかなり制限される。初段目のイ
ンバート回路１０の出力端子がＬＯＷレベルになれば、
次段口のインバート回路１１の出力端子は、Ｆｌｒｇｈ
レベルになるため、トランジスタ６がＯＦＦになり、デ
プレッショントランジスタ７で決まる電流が貫通電流と
して流れる。しかし、この時、トランジスタ７には抵抗
５によって、バックゲート効果が働くため、闇値電圧が
上昇し、低い電流に抑えられる。

次に、その状態から入力端子１の電圧を降下させた場合
を考える。この時には、トランジスタ３゜４と７がメイ
ンの１動きをする。初段目のインバート回路１０の出力
端子はＬｏｗレベル（ＶＳ２）になっているため、トラ
ンジス・り３と４の接続点の電圧もＬＯＷレベル（Ｖｓ
ｓ）であり、トランジスタ３にはバックゲート効果は働
かない。故に入力端子ｌがトランジスタ３．４の闇値以
下にならなければ、初段目のインバート回路１０の出力
電圧は変化しない。この時の値は０．４Ｖ以下である。

トランジスタ３と４がＯＦＦになれば、デプレッション
トランジスタ７は常にＯＮしているため、初段目のイン
バート回路ｌＯの出力端子はＨ１ｇｈレベルに変化する
。この結果、次段目のインバート回路１１は、Ｌｏｗレ
ベルに反転し、トランジスタ６をＯＮさせる。これは、
初段目のインバート回路ＩＯの出力Ｈｉ　ｇ　ｈを加速
し反転特性を鋭（する作用がある。

以上の過程を第３図に示す、破線ａは入力端子ｌへの入
力電圧であり、実線すは次段目のインバート回路１工の
出力である。第３図かられかるように入力電圧がゼロか
ら上昇する時は電圧■、で反転し、逆に降下する時は、
電圧■２で反転するというヒステリシス特性を持つ。こ
こで電圧■２をＴＴＬのＬＯＷレベルの上＠値である０
、４ｖに、電圧■１をＴＴＬのＨｉｇｈレベルの下限値
である２、４ｖになるように各トランジスタの定数を設
定する。

〔発明の効果〕

以上述べたように本発明によれば、入力電圧をＣＭＯ３
回路の片方のチャネルトランジスタのみに入力し、かつ
、他方のチャネルトランジスタに並列にデプレッション
トランジスタと抵抗を配設することによって、ＴＴＬ信
号レベルより高い電源電圧を入力回路に印加しても貫通
電流を低く抑えることができる。また、次段目のインバ
ート回路の出力を初段目のインバート回路の前記他方の
トランジスタに入力することによって、反転電圧に大き
なヒステリシス特性を持たせることができた。これによ
って、入力回路の電源電圧と入力信号電圧が異なろうと
も、低消費電流な入力回路を実現できるという効果があ
る。

【図面の簡単な説明】 第１図は本発明の入力回路図、第２図は従来の入力回路
図、第３図は本発明の入力回路の入出力特性図である。 ３．４６〜９・・・ＭＯＳ）ランジスタ５・・・・・・
・抵抗 以上 出願人　セイコー電子工業株式会社 代理人　弁理士　林　　敬　之　助 戻１■

Claims (1)

【特許請求の範囲】
1. 入力端子をエンハンスメント型で構成されたＣＭＯＳト
   ランジスタの一方のチャネルトランジスタにより複数個
   カスケード接続した回路のすべてのゲートに接続し、他
   方のチャネルトランジスタに並列に、前記一方のチャネ
   ルトランジスタと同極性で、かつデプレッション型であ
   るトランジスタを並列に配設し、前記他方のチャネルト
   ランジスタと前記複数個カスケード接続した回路との間
   に抵抗を挿入して構成され光初段のインバート回路と、
   該初段のインバート回路の出力を入力とするＣＭＯＳト
   ランジスタで構成された次段のインバート回路と、該次
   段のインバート回路の出力を前記初段のインバート回路
   のうちの前記他方のチャネルトランジスタのゲートに入
   力したことを特徴とする入力回路。