JPH0834428B2 - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0834428B2 JPH0834428B2 JP1096781A JP9678189A JPH0834428B2 JP H0834428 B2 JPH0834428 B2 JP H0834428B2 JP 1096781 A JP1096781 A JP 1096781A JP 9678189 A JP9678189 A JP 9678189A JP H0834428 B2 JPH0834428 B2 JP H0834428B2
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- JP
- Japan
- Prior art keywords
- circuit
- input
- transistor
- stage
- voltage
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はモノリシックIC化された入力回路に関するも
のであり、外部からの制御信号を内部の回路に伝達する
ためのインターフェイスの役目をするものである。
のであり、外部からの制御信号を内部の回路に伝達する
ためのインターフェイスの役目をするものである。
例えば、CPU（Central Processing Unit）等で、ある
種のICを制御したい場合に、CPUからの制御信号を、該
ある種のICへ伝達する役目を持つものであり、多くは該
ある種のICと一体的に形成されるものである。
種のICを制御したい場合に、CPUからの制御信号を、該
ある種のICへ伝達する役目を持つものであり、多くは該
ある種のICと一体的に形成されるものである。
本発明は、MOSトランジスタと抵抗からなり、送信側
（例えばCPU）と受信側（例えばある種のIC）との電源
電圧には無関係に、TTL（Transistor Transistor Logi
c）レベルすなわち、Lowレベルは、0.4v以下、Highレベ
ルは2.4v以上の信号を検知することができ、かつ低消費
電流でこれを行えるものである。
（例えばCPU）と受信側（例えばある種のIC）との電源
電圧には無関係に、TTL（Transistor Transistor Logi
c）レベルすなわち、Lowレベルは、0.4v以下、Highレベ
ルは2.4v以上の信号を検知することができ、かつ低消費
電流でこれを行えるものである。
従来の入力回路図の回路図を第２図に示す。入力端子
１からTTL信号が入力されると、相補型に構成されたMOS
インバート回路２は、その反転電圧レベルに応じて、入
力信号を次段に伝達する例えばインバート回路２の反転
電圧を1.5v程度に設計しておけば、TTL信号のLowレベル
の上限値である0.4vが入力端子１に外部より入力される
とインバート回路２の出力には、インバート回路２の電
源電圧であるVDDすなわち、Highレベルが出力される。
逆に入力端子１にTTL信号のHighレベルの下限値である
2.4vが入力されると、インバート回路２の出力には、イ
ンバート回路の電源電圧であるVSSすなわち、Lowレベル
が出力される。
１からTTL信号が入力されると、相補型に構成されたMOS
インバート回路２は、その反転電圧レベルに応じて、入
力信号を次段に伝達する例えばインバート回路２の反転
電圧を1.5v程度に設計しておけば、TTL信号のLowレベル
の上限値である0.4vが入力端子１に外部より入力される
とインバート回路２の出力には、インバート回路２の電
源電圧であるVDDすなわち、Highレベルが出力される。
逆に入力端子１にTTL信号のHighレベルの下限値である
2.4vが入力されると、インバート回路２の出力には、イ
ンバート回路の電源電圧であるVSSすなわち、Lowレベル
が出力される。
しかし、第２図の回路には次の欠点がある。インバー
ト回路２の電源電圧が、TTL信号より大きい場合、例え
ばインバート回路２の電源電圧が15v程度で、TTL信号レ
ベルが最大5vの時を考える。入力電圧が、インバート回
路２のＮチャネルトランジスタの閾値電圧を超えるとＰ
チャネル、Ｎチャネルトランジスタの両者がONするた
め、貫通電流がVDD−VSS間に流れ始める。この電流は、
入力電圧がＰチャネルトランジスタの閾値電圧以下に上
昇するまで流れ続けてしまう。例えばＮチャネル、Ｐチ
ャネルトランジスタの閾値電圧を0.5vだとすると、入力
電圧を14.5vまであげなければ貫通電流は流れ続けるこ
とになる。すなわち、TTL信号の5vを印加したのでは、
貫通電流が流れ続けるため、低消費電流な入力回路には
なり得ない。
ト回路２の電源電圧が、TTL信号より大きい場合、例え
ばインバート回路２の電源電圧が15v程度で、TTL信号レ
ベルが最大5vの時を考える。入力電圧が、インバート回
路２のＮチャネルトランジスタの閾値電圧を超えるとＰ
チャネル、Ｎチャネルトランジスタの両者がONするた
め、貫通電流がVDD−VSS間に流れ始める。この電流は、
入力電圧がＰチャネルトランジスタの閾値電圧以下に上
昇するまで流れ続けてしまう。例えばＮチャネル、Ｐチ
ャネルトランジスタの閾値電圧を0.5vだとすると、入力
電圧を14.5vまであげなければ貫通電流は流れ続けるこ
とになる。すなわち、TTL信号の5vを印加したのでは、
貫通電流が流れ続けるため、低消費電流な入力回路には
なり得ない。
本発明は、従来の技術の課題を解決することを目的と
し、インバート回路の電源電圧によらずにTTL信号を受
信でき、かつ低消費電流な入力回路を実現することがで
きた。
し、インバート回路の電源電圧によらずにTTL信号を受
信でき、かつ低消費電流な入力回路を実現することがで
きた。
具体的には、CMOS構成をとるインバート回路２組を縦
続接続して、後段のインバート回路の出力を、前段のイ
ンバート回路の片側のトランジスタのゲートにフィード
バックし、かつ片側トランジスタに並列に、デプレッシ
ョン型トランジスタと抵抗を配設し、かつ前段のインバ
ート回路の他方のトランジスタを２個以上用意し、それ
をカスケード接続するものである。
続接続して、後段のインバート回路の出力を、前段のイ
ンバート回路の片側のトランジスタのゲートにフィード
バックし、かつ片側トランジスタに並列に、デプレッシ
ョン型トランジスタと抵抗を配設し、かつ前段のインバ
ート回路の他方のトランジスタを２個以上用意し、それ
をカスケード接続するものである。
以下、図面に従って本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明によるCMOS型の入力回路である。入
力端子１からトランジスタ3,4のゲートに信号が入力さ
れる。トランジスタ3,4はカスケード接続され、トラン
ジスタ３のドレインは、抵抗５を介して、トランジスタ
６に接続されている。さらにトランジスタ６と並列にデ
プレッション型トランジスタ７が接続され、トランジス
タ７のゲートは、初段のインバート回路10の出力端子と
なる抵抗５とトランジスタ３の接続点に接続されてい
る。初段のインバート回路10の出力は、次段のインバー
ト回路11を構成しているトランジスタ8,9のゲートに入
力される。インバート回路11は単なるCMOS構成をとって
いる。さらに次段のインバート回路11の出力は、初段の
インバート回路10の中のトランジスタ６のゲートに接続
されている。
力端子１からトランジスタ3,4のゲートに信号が入力さ
れる。トランジスタ3,4はカスケード接続され、トラン
ジスタ３のドレインは、抵抗５を介して、トランジスタ
６に接続されている。さらにトランジスタ６と並列にデ
プレッション型トランジスタ７が接続され、トランジス
タ７のゲートは、初段のインバート回路10の出力端子と
なる抵抗５とトランジスタ３の接続点に接続されてい
る。初段のインバート回路10の出力は、次段のインバー
ト回路11を構成しているトランジスタ8,9のゲートに入
力される。インバート回路11は単なるCMOS構成をとって
いる。さらに次段のインバート回路11の出力は、初段の
インバート回路10の中のトランジスタ６のゲートに接続
されている。
次に回路動作を説明する。今、入力端子１がゼロから
上昇する場合を考える。この時には、トランジスタ3,4
がメインの働きをする。まずトランジスタ3,4がONする
までは変化はないがこの時、初段目のインバート回路10
の出力は、トランジスタ６がONしているため、ほぼVDD
レベルになっているので、トランジスタ３と４の接続点
の電圧は、ほぼVDD/2となりトランジスタ３にはバック
ゲート効果が働き、その閾値電圧は上昇している。した
がって、トランジスタ３はONしにくくなっている。この
結果入力端子１が2.4v以上になるまでは、トランジスタ
3,4はONせず初段目のインバート回路10の出力端子はLow
レベルにはならない。この過程において、本発明では抵
抗５が挿入してあるため貫通電流はかなり制限される。
初段目のインバート回路10の出力端子がLowレベルにな
れば、次段目のインバート回路11の出力端子は、Highレ
ベルになるため、トランジスタ６がOFFになり、デプレ
ッショントランジスタ７で決まる電流が貫通電流として
流れる。しかし、この時、トランジスタ７には抵抗５に
よって、バックゲート効果が働くため、閾値電圧が上昇
し、低い電流に抑えられる。
上昇する場合を考える。この時には、トランジスタ3,4
がメインの働きをする。まずトランジスタ3,4がONする
までは変化はないがこの時、初段目のインバート回路10
の出力は、トランジスタ６がONしているため、ほぼVDD
レベルになっているので、トランジスタ３と４の接続点
の電圧は、ほぼVDD/2となりトランジスタ３にはバック
ゲート効果が働き、その閾値電圧は上昇している。した
がって、トランジスタ３はONしにくくなっている。この
結果入力端子１が2.4v以上になるまでは、トランジスタ
3,4はONせず初段目のインバート回路10の出力端子はLow
レベルにはならない。この過程において、本発明では抵
抗５が挿入してあるため貫通電流はかなり制限される。
初段目のインバート回路10の出力端子がLowレベルにな
れば、次段目のインバート回路11の出力端子は、Highレ
ベルになるため、トランジスタ６がOFFになり、デプレ
ッショントランジスタ７で決まる電流が貫通電流として
流れる。しかし、この時、トランジスタ７には抵抗５に
よって、バックゲート効果が働くため、閾値電圧が上昇
し、低い電流に抑えられる。
次に、その状態から入力端子１の電圧を降下させた場
合を考える。この時には、トランジスタ3,4と７がメイ
ンの働きをする。初段目のインバート回路10の出力端子
はLowレベル（VSS）になっているため、トランジスタ３
と４の接続点の電圧もLowレベル（VSS）であり、トラン
ジスタ３にはバックゲート効果は働かない。故に入力端
子１がトランジスタ3,4の閾値以下にならなければ、初
段目のインバート回路10の出力電圧は変化しない。この
時の値は0.4v以下である。トランジスタ３と４がOFFに
なれば、デプレッショントランジスタ７は常にONしてい
るため、初段目のインバート回路10の出力端子はHighレ
ベルに変化する。この結果、次段目のインバート回路11
は、Lowレベルに反転し、トランジスタ６をONさせる。
これは、初段目のインバート回路10の出力Highを加速し
反転特性を鋭くする作用がある。
合を考える。この時には、トランジスタ3,4と７がメイ
ンの働きをする。初段目のインバート回路10の出力端子
はLowレベル（VSS）になっているため、トランジスタ３
と４の接続点の電圧もLowレベル（VSS）であり、トラン
ジスタ３にはバックゲート効果は働かない。故に入力端
子１がトランジスタ3,4の閾値以下にならなければ、初
段目のインバート回路10の出力電圧は変化しない。この
時の値は0.4v以下である。トランジスタ３と４がOFFに
なれば、デプレッショントランジスタ７は常にONしてい
るため、初段目のインバート回路10の出力端子はHighレ
ベルに変化する。この結果、次段目のインバート回路11
は、Lowレベルに反転し、トランジスタ６をONさせる。
これは、初段目のインバート回路10の出力Highを加速し
反転特性を鋭くする作用がある。
以上の過程を第３図に示す。破線ａは入力端子１への
入力電圧であり、実線ｂは次段目のインバート回路11の
出力である。第３図からわかるように入力電圧がゼロか
ら上昇する時は電圧V1で反転し、逆に降下する時は、電
圧V2で反転するというヒステリシス特性を持つ。ここで
電圧V2をTTLのLowレベルの上限値である0.4vに、電圧V1
をTTLのHighレベルの下限値である2.4vになるように各
トランジスタの定数を設定する。
入力電圧であり、実線ｂは次段目のインバート回路11の
出力である。第３図からわかるように入力電圧がゼロか
ら上昇する時は電圧V1で反転し、逆に降下する時は、電
圧V2で反転するというヒステリシス特性を持つ。ここで
電圧V2をTTLのLowレベルの上限値である0.4vに、電圧V1
をTTLのHighレベルの下限値である2.4vになるように各
トランジスタの定数を設定する。
以上述べたように本発明によれば、入力電圧をCMOS回
路の片方のチャネルトランジスタのみに入力し、かつ、
他方のチャネルトランジスタに並列にデプレッショント
ランジスタと抵抗を配設することによって、TTL信号レ
ベルより高い電源電圧を入力回路に印加しても貫通電流
を低く抑えることができる。また、次段目のインバート
回路の出力を初段目のインバート回路の前記他方のトラ
ンジスタに入力することによって、反転電圧に大きなヒ
ステリシス特性を持たせることができた。これによっ
て、入力回路の電源電圧と入力信号電圧が異なろうと
も、低消費電流な入力回路を実現できるという効果があ
る。
路の片方のチャネルトランジスタのみに入力し、かつ、
他方のチャネルトランジスタに並列にデプレッショント
ランジスタと抵抗を配設することによって、TTL信号レ
ベルより高い電源電圧を入力回路に印加しても貫通電流
を低く抑えることができる。また、次段目のインバート
回路の出力を初段目のインバート回路の前記他方のトラ
ンジスタに入力することによって、反転電圧に大きなヒ
ステリシス特性を持たせることができた。これによっ
て、入力回路の電源電圧と入力信号電圧が異なろうと
も、低消費電流な入力回路を実現できるという効果があ
る。
第１図は本発明の入力回路図、第２図は従来の入力回路
図、第３図は本発明の入力回路の入出力特性図である。 3,4,6〜９……MOSトランジスタ ５……抵抗
図、第３図は本発明の入力回路の入出力特性図である。 3,4,6〜９……MOSトランジスタ ５……抵抗
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 3/353 Ｅ 5/08 Ｊ
Claims (2)
- 【請求項１】エンハンスメント型で構成される一方の導
電型のMOSトランジスタを複数個カスケード接続した回
路と、前記複数個の一方の導電型のMOSトランジスタの
すべてのゲートに接続される入力端子と、前記回路と電
圧供給端子との間に順次直列に接続される抵抗素子及び
他方の導電型のMOSトランジスタと、前記他方の導電型
のMOSトランジスタに並列に接続されるデプレッション
型MOSトランジスタとで構成される初段のインバート回
路及び前記初段のインバート回路の出力を入力とする次
段のインバート回路とから成って、前記次段のインバー
ト回路の出力信号を前記初段のインバート回路中の他方
の導電型のMOSトランジスタのゲートに入力したことを
特徴とする入力回路。 - 【請求項２】前記デプレッション型MOSトランジスタの
ゲートが前記初段のインバート回路の出力端子に接続さ
れている特許請求の範囲第１項記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096781A JPH0834428B2 (ja) | 1989-04-17 | 1989-04-17 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096781A JPH0834428B2 (ja) | 1989-04-17 | 1989-04-17 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02273965A JPH02273965A (ja) | 1990-11-08 |
| JPH0834428B2 true JPH0834428B2 (ja) | 1996-03-29 |
Family
ID=14174180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096781A Expired - Lifetime JPH0834428B2 (ja) | 1989-04-17 | 1989-04-17 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834428B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5365341B2 (ja) * | 2009-05-15 | 2013-12-11 | ヤマハ株式会社 | 電子回路 |
-
1989
- 1989-04-17 JP JP1096781A patent/JPH0834428B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02273965A (ja) | 1990-11-08 |
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