JPH02274130A - クロック再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば移動通信におけるバースト信号受信時
のクロックを再生するクロック再生回路に関する。

〔従来の技術〕

第７図は、再生クロックを出力する従来のクロック再生
回路（ディジクルＰ１、Ｌ）を示す。

図において、エツジ検出回路３２は入力信号３１のゼロ
レベルを検出してエツジパルスを出力する。進み／遅れ
検出回路３３は、再生クロック４０とエツジパルスの位
相比較を（テなう、アップダウンカウンタ３４は、その
進み／遅れに対応してエツジパルスを初期値Ｋからダウ
ンカウントあるいはアップカウントし、例えばカウント
９にすなわちカウンタ値が０あるいは２Ｋに達したとき
に、初期値にリセットするとともに、可変分周回路３９
に対してそれぞれ遅れ制御あるいは進み制御を行なう。

高速クロック（周波数ＭＸＮＸ　ｆｅｔｇ　）　３８を
分周する可変分周回路３９は、遅れ制御あるいは進み制
御に応じて分周比がＮ±１に設定され、固定分周比Ｍを
有する分周回路５１を介して、位相制御がかけられた再
生クロック（周波数ｆｃｃｘ）４０が得られる。

このようなりロック再生回路では、アップダウンカウン
タ３４のカウント数に、可変分周回路３９の分周比Ｎ１
分周回路５１の分周比Ｍを大きくしてクロンクジツタを
少なくしていた。

〔発明が解決しようとする課題〕

ところで、基地局と多数の移動機から構成される移動無
線通信システ１、において、通話接続のための制御信号
を伝送する場合には、多数のユーザが同一のチャネルを
共存して数百ビットのバースト制御信号を送信するラン
ダムアクセスが用いられている。このようなバースト伝
送においてジッタの少ない安定なりロックを再生しよう
とすると、従来のクロック再生回路では相当長いプリア
ンプルをデータに先立って送信しなければならないので
、伝送効率の低下が避けられなかった。

また、時分割多重多元接続（ＴＤＭＡ）方式移動通信の
基地局でバースト受信するために、長いプリアンプルが
必要となり、周波数多重多元接続（ＦＤＭＡ）方式に比
べて伝送効率が低下していた。

本発明は、上述した問題点を解決するものであり、短時
間で安定なりロックの再生を可能にするクロック再生回
路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、請求項１に記載のクロック再生回路の原理ブ
ロック図である。

図において、ディジタルＰ　Ｌ　Ｌを用いて入力信号に
位相同期した再生クロックを出力するクロック再生回路
において、入力信号の入力開始前後の所定の期間、その
ゼロレベル交差時に所定の制御信号を出力するリセ・ン
トタイミング制御手段を備え、ディジタルＰ　Ｌ　Ｌは
、制御信号の入力よりリセットを行ない、再生クロック
に初期同期をかける初期同期制御手段を含み構成される
。

第２図は、請求項２に記載のクロック再生回路の原理ブ
ロック図である。

図において、ディジタルＰＩ、Ｉ−１を用いて受信され
るバースト信号に位相同期した再生クロックを出力する
クロック再生回路において、バースト信号のバースト受
信開始タイミングおよびバースト受信終了タイミングを
検出する制御タイミング検出手段と、再生クロックの周
ル１に対応した基ｒ１ｔクロックを生成する基準クロッ
ク生成手段と、再生クロックと基準クロックとの位相差
を検出する位相差検出手段と、バースト受（９紡了タイ
ミングで検出された位相差情報を記憶し、バースト受信
開始タイミングでこの位相差情報が読み出されるメモリ
と、ディジタルＰ　Ｌ　１．、は、メモリから読み出さ
れた位相差情報に応じて初期出力位相が設定される初期
出力位相制御手段を含み構成される。

〔作　用〕

請求項１に記載の本発明クロック再生回路では、最初に
入力信号のゼロレベル交差を検出して、ディジタルＰＬ
Ｌの初期同期制御手段にリセット制御をかけることによ
り初期同期がとられ、次のゼロレベル交差から従来のク
ロック再生回路と同様に、高安定なりロック再生動作に
入る。

したがって、分周比ＭＸＮおよびカウント数Ｋを大きく
しても、ディジタルＰＬＬのリセット時に入力信号にほ
ぼ同期した初期再生クロックが得られることになるので
、短い時間で高安定なりロック同期を実現することがで
きる。

請求項２に記載の本発明クロック再生回路では、バース
ト受信終了時点にける再生クロックと、λＳＳツクロッ
クの位相差を検出しメモリに記憶しておいて、次のバー
スト受信開始時点でメモリに記憶されている位相差を読
み出して、ディジタルＰＬＬの初期出力位相をプリセッ
トすることにより、バースト受信を重ねるごとに再生ク
ロックを短時間で安定させることができる。

すなわち、ＴＤＭＡ方式では、複数個のタイムスロット
でＴＤＭＡフレームを構成し、移動機は指定されたタイ
ムスロットで周期的にバースト信号を送信する。したが
って、基地局ではバースト受信となるが、一定時間ごと
に信号が受信されることになるので、前に受信されたバ
ースト信号の再生クロックの位相を記憶しておくことに
より、連続受信と同様に安定なりロックが再生できる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第３図は、請求項１に記載のクロック再生回路の実施例
構成を示すブロック図である。

図において、入力信号（ベースバンド信号）３１が入力
されるエツジ検出回路３２の出力（エツジパルス）は、
進み／遅れ検出回路３３の一方の入力端子、アップダウ
ンカウンタ３４のエツジパルス入力端子および再生開始
制御信号発生回路３５の出力（再生開始制御信号）が入
力されるリセットスイッチ３６を介してリセット型分周
回路３７のリセット端子に入力される。進み／遅れ検出
回路３３の出力（カウンタ制御信号）は、アップダウン
カウンタ３４の制御端子に入力される。アップダウンカ
ウンタ３４の各出力（進み制御信号および遅れ制御信号
）は、高速クロック３８が入力される可変分周回路３９
の各制御端子に入力される。可変分周回路３９の出力は
リセット型分周回路３７に入力される。リセット型分周
回路３７から出力される再生クロック４０は、外部に出
力されると共に、進み／遅れ検出回路３３の他方の入力
端子に入力される。

なお、リセットスイッチ３６は再生開始制御信号により
閉じてエツジ検出回路３２の出力（エツジパルス）をリ
セット型分周回路３７のリセット端子に接続する。

また、アップダウンカウンタ３４は、初期値Ｋ（１以上
の整数）からアップカウントあるいはダウンカウントを
行ない、本実施例ではカウンタ値が２にあるいはＯにな
ったときに、それぞれ進み制御信号あるいは遅れ制御信
号を出力し、初期値Ｋにリセットされる構成とする。

また、リセット型分周回路３７の分周比をＭ、可変分周
回路３９の分周比をＮとし、可変分周回路３９は進み制
御信号あるいは遅れ制御信号が人力されたときに、それ
ぞれ分周比Ｎ−１、Ｎ＋１に設定する構成とする。

ここで、第１図と第３図の対応関係を示す。ディジタル
ＰＬＬはエツジ検出回路３２、進み／遅れ検出回路３３
、アップダウンカウンタ３４、リセット型分周回路３７
および可変分周回路３９に相当し、リセットタイミング
制御手段は再生開始制御信号発生回路３５およびリセッ
トスイッチ３６に相当し、初回間！ＩＪＩ制御手段はり
セント型分周回路３７に相当する。

第４図は、請求項１に対応する実施例の動作を示すタイ
ミング図である。以下、第３図および第４図を参照して
動作を説明する。

なお、第４図に示すタイミング図は、アップダウンカウ
ンタ３４の初期値Ｋが「２」、可変分周回路３９の分周
比Ｎが「４」、リセット型分周回路３７の分周比Ｍが「
４」の場合である。

エツジ検出回路３２は、入力信号３１のゼロレベルを検
出してエツジパルスを出力する。進み／遅れ検出回路３
３は、エツジパルスとリセット型分周回路３７から出力
される再生クロック４０の位相を比較し、再生クロック
４０の位相が入力信号３１に対して進んでいる場合には
アップダウンカウンタ３４に論理レベル゛１”のカウン
タ制御信号を出力してアップカウントを指示する。再生
クロック４０の位相が入力信号３Ｉに対してｉヱれてい
る場合には論理レベル゛°０゛のカウンタ制御信号を出
力してダウンカウントを指示する。

アップダウンカウンタ３４は、このカウンタ制御信号に
基づいて、再生クロック４０の位相が入力信号３１に対
して進んでいる場合には、エツジパルスの入力に応して
初期値２から順次ダウンカウントを行ない、再生クロッ
ク４０の位相が入力信号３１に対して遅れている場合に
は初期値２から順次アップカウントを行なう。

このカウンタ値が「４　（＝２Ｋ）Ｊになったときに、
カウンタ値は「２」乙こリセットされ、アップダウンカ
ウンタ３４から進み制御信号が可変分周回路３９に出力
され、可変分周回路３９の分周比が「３」に設定される
。カウンタ値が「０」になったときに、カランタイ直は
Ｉ’　２　ｊにリセットされ、アップダウンカウンタ３
４から遅れ制御信号が可変分周回路３９に出力され、可
変分周回路３９の分周比が「５」に設定される。それ以
外の場合には、可変分周回路３９の分周比は「４」に設
定される。

分周比「４」で動作するリセット型分周回路３７は、こ
の可変分周回路３９の出力を更に分周し、入力信号３１
に対応した再生クロック４０を出力する。

第５図は、請求項１に対応する本発明実施例の特徴とす
る動作を示すタイミング図である。

再生開始制御信号発生回路３５は、入力信号３Ｊの入力
開始に先立ってその出力をハイレベルとし、リセットス
イッチ３６を閉じる。したがって、リセット型分周回路
３７は、入力信号３１のゼロレベル交差時のエツジパル
スに応じてリセッＩ−ｆｉＪ］作が繰り返されている。

再生開始制御信号発生回路３５は、所定のタイミングで
その出力をローレベルとしてリセットスイッチ３６を開
くことにより−、以後、す七ッ［・型分周回路３７は可
変分周回路３９の出力の分周動作を所定の分周比「４」
に応じて開始する。

すなわぢ、再生クロック４０は入力信号３１に対し７て
最初に初期動作がとられ、次のエツジパルスの人力から
通常のり１コック再生動作に移ることができるので、同
期時間の短縮が可能になる。

第６図は、請求項２に記載のりｌ’Ｊツク再生回１路の
実施例構成を示すブロック図である。

図において、入力信号３１が入力されるエツジ検出回路
３２の出力は、進み／遅れ検出回路３３の一方の入力端
子、アップダウンカウンタ３４のエツジパルス入力端子
に入力される。進み／遅れ検出回路３３の出力は、アン
プダウンカウンタ３４の制御端子に入力される。アンプ
ダウンカウンタ３４の各出力（進み制御信号および遅れ
制御信号）は、高速クロックが入力される可変分周回路
３９の各制御端子に入力される。可変分周回路３９の出
力はプリセット型分周回路６０に入力される。プリセッ
ト型分周回路６０の出力は外部に取り出されると共に、
進み／遅れ検出回路３３の他方の入力端子、位相差検出
回路６２の一方の入力端子に入力される。高速クロック
３日が入力される基準クロック生成回路６１の出力は位
相差検出回路６２の他方の入力端子に入力される。位相
差検出回路６２の出力はメモリ６４に接続される。

また、入力信号３１が入力されるリセット／プリセット
発生回路６７から出力されるリセット信号６３ば、位相
差検出回路６２の制ｆｌｆｆ　Ｄ２−／・と、メモリ６
４の書き込み制御端子に人力される。リセット／プリセ
ット発生回路６７から出力されるプリセット（３号６５
は、メモリ６４の読み出し制？ｆｆＵ端子と、プリセッ
ト型分周回路６０のブリセフ　）・制御端子に入力され
る。メモリ６４の出力（プリセット位相）はプリセット
型分周回路６０のプリセット端子に入力される。

ここで、第２図と第６図の対応関係を示す。ディジタル
Ｐ　Ｌ　Ｌはエツジ検出回路３２、進み／遅れ検出回路
３３、アップダウンカウンタ３４、可変分周回路３つ、
プリセット型分周回路６０に相当し、基準クロック生成
手段は基準クロック生成回路６１に相当し、位相差検出
手段は位相差検出回路６２に相当し、メモリはメモリ６
４に相当し、制御タイミング検出手段はリセット／プリ
セット発生回路６７に相当する。

高速クロック３８が基Ｙ１町クロック生成回路６１に入
力され、再生クロック４０の周期に対応した基準クロッ
クを出力している。位相差検出回路６２にて検出された
基準り「コックと再生り［１ツク４０との位相差は、バ
ースト受信終了時にリセット信号６３に応じてメモリ６
４に記憶される。次のバースト受信開始時に、プリセッ
ト信号６５に応じてメモリ６４から前のバースト受信終
了時の位相状態をプリセット型分周回路６０のプリセッ
ト位相として読み出し、プリセット型分周回路６０を初
期設定する。

すなわち、一つ前のバースト受信時の位相状態を初期位
相としてプリセットするので、バースト受信回数が増加
するに従って安定な再生クロックが得られる。

なお、移動機のバースト送信時刻は基地局で分かってい
るので、請求項２に記載の発明〔プリセット型クロック
再生回路）において容易にプリセットが可能である。ま
た、全移動機の送信クロックは受信クロック（すなわち
基地局の送信クロック）に同期させることができるので
、基地局では送信クロックを位相差検出用の基準クロッ
クとして用いることができる。また、一番最初のバース
ト受信では請求項１に記載の発明を利用することができ
る。

また、移動機の送信クロックが基地局クロックに同期し
ない場合には、請求項１に記載の発明（リセット型クロ
ック再生回路）を用いる。

また、バースト受信期間のみ本発明クロック再生回路に
信号を入力するようにすれば、従来のクロック再生回路
をそのまま用いることもできるが、移動機と基地局のク
ロック周波数のずれが大きくなると長い同期時間を要す
る。

〔発明の効果〕

請求項１に記載の本発明（リセット型）クロック再生回
路では、再生クロックに初期同期をかけることにより、
入力信号にほぼ同期した初期再生クロックを得ることが
できる。

請求項２に記載の本発明（プリセット型）クロック再生
回路では、一定時間ごとに受信されるバースト信号のク
ロック再生で、前に受信されたバースト信号の再生クロ
ックの位相を記憶しておき、初期出力位相のプリセット
を行なうことにより、再生クロックの同期時間が短くな
り、バースト受信を重ねるごとに安定した再生クロック
を得ることができる。

このように、本発明のクロック再生回路は、短いプリア
ンプルでバースト受信におけるクロック再生を安定に行
なうことができるので、伝送効率の向上を図ることが可
能となる。

【図面の簡単な説明】

第１図は請求項１の発明の原理ブロック図、第２図は請
求項２の発明の原理ブロック図、第３図は請求項１に記
載のクロック再生回路の実施例構成ブロック図、 第４図は請求項１に対応する実施例の動作を示すタイミ
ング図、 第５図は請求項１に対応する実施例の特徴とする動作を
示すタイミング図、 第６図は請求項２に記載のクロック再生回路の実施例構
成ブロック図、 第７図は従来のクロック再生回路の構成ブロック図であ
る。 図において ３１に入力信号、 ３２はエツジ検出回路、 ３３は進み／遅れ検出回路、 ３４はアップダウンカウンタ、 ３６はリセットスイッチ、 ３７はリセット型分周回路、 ３８は高速クロック、 ３９は可変分周回路、 ４０は再生クロック、 ５１は分周回路、 ６０はプリセット型分周回路、 ６１は基準クロック生成回路、 ６２は位相差検出回路、 ６３はリセット信号、 ６４はメモリ、 ６５はプリセット信号、 ６７はリセット／プリセット発生回路である。 第 図 第 図 第 図 手続補正書（自発） 平成１年６月２日 事件の表示 平成１年特許願第９７０４１、 発明の名称 クロック再生回路 補正をする者 事件との関係　　　特許出願人 住　所　　東京都千代田区内幸町１丁目１番６号名称　
（４２２）日本電信電話株式会社代理人　＠　１５１　
ｅ　（０３）３７５−１６３１住　所　　東京都渋谷区
代々木２丁目１１番２号図面 ６、補正の内容

Claims (2)

【特許請求の範囲】
1. （１）ディジタルＰＬＬを用いて入力信号に位相同期し
   た再生クロックを出力するクロック再生回路において、 前記入力信号の入力開始前後の所定の期間、そのゼロレ
   ベル交差時に所定の制御信号を出力するリセットタイミ
   ング制御手段を備え、 前記ディジタルＰＬＬは、前記制御信号の入力よりリセ
   ットを行ない、再生クロックに初期同期をかける初期同
   期制御手段を含む ことを特徴とするクロック再生回路。
2. （２）ディジタルＰＬＬを用いて受信されるバースト信
   号に位相同期した再生クロックを出力するクロック再生
   回路において、 前記バースト信号のバースト受信開始タイミングおよび
   バースト受信終了タイミングを検出する制御タイミング
   検出手段と、 前記再生クロックの周期に対応した基準クロックを生成
   する基準クロック生成手段と、 前記再生クロックと前記基準クロックとの位相差を検出
   する位相差検出手段と、 前記バースト受信終了タイミングで検出された位相差情
   報を記憶し、前記バースト受信開始タイミングでこの位
   相差情報が読み出されるメモリと、前記ディジタルＰＬ
   Ｌは、前記メモリから読み出された位相差情報に応じて
   初期出力位相が設定される初期出力位相制御手段を含む ことを特徴とするクロック再生回路。