JPH0227450A - 機械チェック割込み要求の収集分析方法及び収集分析システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、コンピュータ・システムに関し、具体的には
、エラーすなわち誤りの割込み信号及びそのデータを支
援プロセッサに同時に提示するコンピュータ・システム
の装置に関する。

Ｂ、従来技術及びその問題点 コンピュータ・システムは、主プロセツサと、主プロセ
ツサに接続された支援プロセッサを含む場合が非常に多
い。機械チエツクがプロセッサで検出されると、サービ
スが必要なことを示す割込み信号が支援プロセッサ（Ｓ
Ｐ）に提示される。

ＳＰが走査を開始する前に、影響を受けるプロセッサ（
または緊密に結合されたシステム中のすべてのプロセッ
サ）へのシステム・クロックが、停止されなければなら
ない。走査により、ＳＰは機械チエツクの発生源とチエ
ツクによって生じる損害の規模を決定するのに必要なデ
ータを集めることができる。システムの各走査リングが
、ＳＰによって中央プロセッサ複合体（ＣＰＣ）から走
査される。走査されたデータ・ビットは、システム中で
活動状態になっている機械チエツクを決定するため、Ｓ
Ｐマイクロコードが容易にアクセスできる構造化形式に
変換される。機械チエツク状況が決定されると、再試行
手順を開始することができる。

機械チエツクの発生源を決定するためにデータ・ビット
を走査し変換する処理はいくつかの欠点を伴っている。

第１に、機械チエツクの発生源が、割込み信号をＳＰが
受け取った時点でわかっていないので、その割込み信号
で表わされるあらゆるプロセッサが、走査を準備するた
めに停止されなければならない。その結果、システムに
損害を与えシステム全体の可用性が低下する。というの
は機能プロセッサはそれが停止したときに再試行不能状
態で走行していることがあるからである。そうなった場
合、システムを再起動させるのに初期マイクロコード・
ロード（ＩＭＬ）が必要となる。

第２に、走査は、各チップ上の各走査リングを通常はＣ
ＰＣの動作速度よりもかなり遅い速度で順次アドレス指
定することを必要とする逐次動作なので、非常に時間が
かかる。ＳＰが機械チエツク発生源及び関連する誤り情
報を決定するために走査データ・ビットの変換を実行す
るとき、大きな追加遅延が発生する。これらの遅延の結
果、ダウン時間が延引し、入出力装置が切断されること
もある。最後に、多数の機械チエツクが活動状態の場合
、どの機械チエツクが最初に起こったかを必ずしも判定
できない。この誤り分離の不十分さのため、余分の機械
部品を交換しなければならなくなることもある。初期機
械チエツク割込み信号と同時に機械チエツクの発生源と
損害の程度をＳＰが入手できるなら、ＳＰがもはやこの
情報を判定する必要はないので、割込み信号に対処する
のに必要な時間がかなり減少する。多重プロセッサ環境
では、問題の発生源がＳＰにとって分離され、ＳＰは損
害を受けた領域だけを修復し、他の独立なプロセッサは
走行を継続するので、システムの可用性が増大するとい
う追加の利益が得られる。

Ｃ０問題点を解決するための手段 したがって、本発明の目的は、初期機械チエツク割込み
信号、機械チエツクの発生源及び損害の程度を同時にコ
ンピュータ・システムの支援プロセッサに提示すること
にある。

本発明の目的には、サービス・プロセッサと主プロセツ
サの間にシステム支援アダプタ（ＳＳＡ）を配設するこ
とも含まれる。ＳＳＡがまず初期機械チエツク割込み信
号を受け取り、機械チエツク割込み信号、機械チエツク
の発生源、及び機械チエツクによって生じる損害の程度
に関する情報を主プロセツサから収集して、それらの情
報を同時にＳＰに提示するとき、機械チエツクの発生源
と、機械チエツクによって主プロセツサ中に生じる損害
の程度を主、プロセッサに照会する機能をシステム支援
アダプタはもつ。

本発明の上記及びその他の目的は、支援プロセッサ（Ｓ
Ｐ）と主プロセツサの中央プロセッサ複合体（ＣＰＣ）
の間にシステム支援アダプタ（ＳＳＡ）を配設すること
によって達成される。ＳＳＡは、ＣＰＣからＳＰに向か
う途中の機械チエツク信号を傍受し、機械チエツク及び
その結果発生する損害を分離するのに不可欠な誤りデー
タをすべて収集してから、ＳＰに機械チエツク信号と誤
りデータを同時に提示する。機械チエツク・データ収集
機構が主プロセツサのＣＰＣ上にあり、ＣＰＣのあらゆ
る論理カード上の事前定義されたレジスタ位置に入る、
マイクロコードで駆動される一連の迅速保守アクセス経
路（ＨＭＡＰ）コマンドを起動する。ＲＭＡＰコマンド
は独立した固有の保守クロックだけに基づいて実行され
るので、システム・クロックは、データ収集中にどの論
理カード上でも停止される必要はない。保守クロックは
ＣＰＣクロック速度で動作する。収集された誤りデータ
は、機械チエツクの発生源、（チエツクの広がりを示す
）機械チエツクのレベル、及び機械チエツクの形式（た
とえば、システム機械チエツクか保守形式の機械チエツ
クか）を記述する。誤りデータがＳＳＡによって収集さ
れＳＳＡのメモリ・バッフ１記憶域に記憶された後、Ｓ
ＳＡにより機械チエツク割込み信号が重要な誤り情報と
同時にＳＰに提示される。ＳＰは、システム内での割込
みの量を制限しながらより好都合な形で必要なサービス
を行なうので、ダウン時間が最小となり、システム全体
の可用性が増大する。

本発明のより広い適用範囲は、以下に示す詳細な説明か
ら明らかになるはずである。ただし、詳細な記載と特定
の例は、本発明の好ましい実施例を表わしているが、例
示として示したものに過ぎず、当業者なら、以下に示す
詳細な説明を読めば、本発明の範囲内で様々な変更及び
修正が、明らかになるはずである。

Ｄ、実施例 第２図に、従来技術の誤り割込み・誤りデータ収集シス
テムの概略図を示す。第２図で、支援プロセッサ（ＳＰ
）１０は、バスＱＢＵＳを介して中央プロセッサ複合体
（ＣＰＣ）２０に直接接続されている。動作に当っては
、ＣＰＣ２０中で機械チエツクが生じると、ＣＰＣ２０
はＣＰＣに誤りが発生したことを示す割込み信号を５Ｐ
ＩＯに送る。５ｐｉｏはその動作が中断される。５ＰＩ
ＯはＣＰＣ２０に照会して、割込みの原因を読み取り、
ＣＰＣ２０から誤りデータを読み取る。次いで、５Ｐ１
０はこの割込み信号及び誤りデータを使って誤りを訂正
する。５ＰＩＯが割込み信号を受け取ったとき、割込み
の原因を読み取り、ＣＰＣ２０から誤りデータを読み取
るのに時間がかかった。

第１図に、本発明の誤り割込み・誤りデータ収集システ
ムの概略図を示す。第１図では、５Ｐ１０はシステム支
援アダプタ（ＳＳＡ）１５を介してＣＰＣ２０に接続さ
れている。動作に当っては、主プロセツサまたはＣＰＣ
２０に誤り杖態が発生したことを示すＣＰＣ機械チエツ
クが生じる。５ＳＡ１５は中断される。５ＳＡ１５は、
ＣＰＣ２０から割込みの原因と割込みに関連するデータ
（誤りデータ）を読み取る。５ＳＡ１５は、初期割込み
信号、割込みの原因及び誤りデータを同時に５ｐｔｏに
送る。５ｐｔｏは直ちに誤り訂正を開始することができ
る。５ＰＩＯは誤りデータを読み取る際に時間がかから
ない。

第３図は、第１図のＳＳＡカード１５を介して主プロセ
ツサのＣＰＣ２０に接続された支援プロセッサ（ＳＰ）
１０の３次元図である。ｓｐｔ。

はパーソナル・コンピュータである。５ＳＡ１５は、主
プロセツサのラックに収容されたカードである。ＣＰＣ
２０は、主プロセツサのラックに収容された他のカード
から構成される。

第４図は、５ｐｔｏとＣＰＣ２０の間に接続されたＳＳ
Ａカード１５のより詳細な構成を示す。

ＳＳＡカード１５は、遠隔ＰＣ支援プロセッサ１０を主
プロセツサのＣＰＣ２０に接続するための手段をもたら
し、プロセッサ複合体内の複数バス・アーキテクチャに
データを知能的に分配する。５ＳＡ１５は、動的にプロ
グラミング可能な独立型装置であり、ローカル・エリア
・ネットワーク（ＬＡＮ）インターフェースを介して外
部接続された５ｐｉｏから初期プログラム・ロードを要
求するための手段であるブートストラップ読取り専用記
憶装置（ＲＯ８）を含む。５ＳＡ１５は次の３つの論理
要素から構成される。（１）ＬＡＮインターフェース１
５ａ１　（２）パリティ・誤り訂正（ＥＣＣ）を含む５
１２にランダム・アクセス・メモリを備えた５ＯＬＯマ
イクロプロセツサ１５ｂ１及び（３）迅速保守アクセス
（ＲＭＡ）アダプタ論理モジュール１５ｃ０ ＬＡＮインターフェース１５ａは、オンカードＲＯ８に
よって制御される。このオンカードＲＯ８は、トークン
・リングＬＡＮアーキテクチャに電気的に応答するよう
にＬＡＮ論理モジュールを制御する。ＬＡＮインターフ
ェース１５ａモジユールは、各ＳＳＡカードに独自なＬ
ＡＮアドレスに応答する機能ももつ。この機能により、
最高２５６枚までの任意の数のＳＳＡカードが単一り、
ＡＮネットに結合できる。この機能により、複数のプロ
セッサ群が、その群に対する支援プロセッサとして動作
するようにプログラミングされた単一５ＰＩＯによって
サービスされる。さらに、単一のＰＣが故障した場合、
バックアップ・パーソナル・コンピュータをＬＡＮネッ
トに接続して、高度の可用性をもたらすことができる。

５ＯＬＯマイクロプロセツサ１５ｂは、このＳＳＡカー
ド１５用のマイクロプロセッサ・コントローラである。

このマイクロプロセッサは、５１２にのＲＡＭをもち、
外部５Ｐ１０を介してそれに制御プログラムを動的にロ
ードできる。この動的ロードにより、カードの機能を上
位プロセッサまたは主プロセツサの必要に応じて調整ま
たは修正することができる。この５ＯＬＯプロセツサ１
５ｂの主な機能は、ＬＡＮインターフェース１５ａとの
間でデータを送受し、ＨＭＡモジュール１５ｃとの間で
データを送受することである。さらに、５ＯＬＯ１５ｂ
は、その制御プログラムを用いて独立した決定を下し、
任意の望ましい方式でこのデータを操作することができ
る。

迅速保守アダプタ（ＲＭＡ）モジュール１５ｃは、５Ｓ
Ａ１５と上位プロセッサまたは主プロセツサのＣＰＣ２
Ｑとの間の１次インターフェースである。このアダプタ
１５ｃは、ＳＳＡカード１５と上位プロセッサ内の３本
の独自な保守バスのうちのいずれかとの間でのデータの
移動を制御する論理手段となる。この３本の保守バスは
、Ｒ−ＭＡＰインターフェース・バス、走査インターフ
ェース・バス及び特殊電力制御バスである。ＨＭＡモジ
ュール１５ｃは、上位プロセッサまたは主プロセツサ内
のこれら３本の保守バスすべてと５ＱＬＯマイクロプロ
セツサ１５ｂのＲＡＭとのインターフェースをとる手段
である。

第４図で、ＣＰＣ２０は複数のカードを含み、各カード
上に複数のモジュール（Ｍ）が配置されていることに留
意されたい。

第５図は、本発明による保守支援サブシステム（ＭＳＳ
）の図である。

第５図で、ＭＳＳは、支援プロセッサ（ＳＰ）１０とＣ
ＰＣ２０の間に相互接続された第４図の５ＳＡ１５を含
む。５ＰＩＯはパーソナル・コンピュータであり、ロー
カル・エリア・ネットワーク（ＬＡＮ）接続を介して主
プロセツサに接続されている。ＬＡＮは、ネットワーク
上の各ステーションに通信プロトコルを解釈するための
処理形式を必要とする。これは、５ＳＡ１５カードに収
納された５ＯＬＯマイクロプロセツサ１５ｂによってリ
ンクのラック側で処理される。５ＯＬＯは、ＬＡＮ接続
を受け入れて要求された動作を、ＲＭＡモジュール（Ｒ
−ＭＡＰアダプタ）１５ｃに含まれる１連のメモリ・マ
ツプ式バッファに転送する働きをする。ＲＭＡ１５ｃに
より、ＣＰＣ２０は拡張並列保守インターフェース（Ｅ
ＰＭＩ）と呼ばれるインターフェースを介してＲＭＡ　
１５　ｃ内のこれらのバッファにアクセスでき、必要な
機能が物理的に実現される。ＣＰＣ２０は１次保守（Ｐ
ＲＩ　ＭＡ　Ｉ　ＮＴ）インターフェース２０ａと２次
保守（ＳＥＣＭＡＩＮＴ）インターフェース２０ｂを含
む。１次保守インターフェース２０ａは論理的に２つの
部分、すなわち、１次ユニットと２次マスク・イメージ
・ユニット（図示せず）に分かれる。１次ユニットは、
ＲＭＡ１５ｃと２次保守インターフェース２０ｂの間で
データをバスする移動インターフェースとして働く。２
次マスク・イメージ・ユニットは、１次ユニットがある
クロック保守カード上の論理機能を操作し、かつ２次保
守インターフェース２Ｏｂ上の他のすべての２次ユニッ
トを比較して動作が適切に行なわれることを確認する際
の基準となる２次ユニットとしても機能する。２次保守
インターフェース２０ｂは、５Ｐ１０から要求される動
作を実際に実行する。２次保守インターフェース２０ｂ
チツプは、通常、ＣＰＣ２０のあらゆるカード上にあり
、ＣＰＣ２０の各論理チップとのインターフェースを取
る。このため、論理チップの走査を行なうことができる
。第５図では、１次保守インターフェース２０ａは、拡
張並列保守インターフェース（ＥＰＭＩ）を介して５Ｓ
Ａ１５のＲＭＡ　１５　ｃに接続されている。１次保守
インターフェース２０ａは、（第４図に示すように）Ｃ
ＰＣ２０の各カードの２次保守インターフェース２０ｂ
に接続され、２次保守インターフェース２０ｂはＣＰＣ
２０の各カード上の各論理チップとのインターフェース
を取る。

第６図に、第５図の１次保守インターフェース２０ａの
より詳しい構成を示す。

第６図で、１次保守インターフェース２０ａは、第１の
論理部分２０ａｌと第２の論理部分２０ａ２を含む。第
１論理部分２０ａ１は、２次保守インターフェース２０
ｂから１次保守インターフェース（ＰＭ、Ｉ）システム
割込み線を受け、システム割込みレジスタ２０ａｌ（ｂ
）に接続される方向制御論理機能２０ａｌ（ａ）を含む
。システム割込みレジスタ２０ａｌ（ｂ）には、５ＳＡ
１５の５ＯＬＯマイクロプロセツサ１５ｂ内で実行され
るＲ−ＭＡＰ　　ＤＥ　（０：　１５）コマンドが入る
。

システム割込みレジスタ２０ａｌ　（ｂ）は、第２論理
部分２０ａ２のＯＲゲート２０ａ２　（ａ）に接続され
ている。第２論理部分２０ａ２は、第２論理部分２０ａ
２の割込み状況レジスタ２０ａ２（ｂ）のある位置に接
続されたＯＲゲート２０ａ２（ａ）を含み、状況レジス
タ２０ａ２　（ｂ）には、５ＳＡ１５の５ＯＬＯマイク
ロプロセツサ１５ｂ内で実行されるＲ−ＭＡＰ　　ＦＯ
（０：　４）コマンドが入る。状況レジスタ２０ａ２　
（ｂ）は第２論理部分２０ａ２のＯＲアゲ−２０ａ２　
（ｃ）に接続され、このＯＲゲートは、５ＳＡ１５のＲ
ＭＡ１５ｃを付勢するシステム割込み信号を生成する。

割込み状況レジスタ２０ａ２　（ｂ）は、５ビツトを保
持でき、各ビットが、特定の割込み状況形式を表わす。

これらの各形式を、第６図で、割込み状況レジスタ２０
ａ２　（ｂ）の隣にリストする。

第７図に、第５図の２次保守インターフェース２０ｂの
より詳しい構成を示す。

２次保守インターフェース２０ｂは、割込み形式レジス
タ２０ｂｌを含む。レジスタ２０ｂｌは、ＣＰＣ２０の
各カード上の論理チップからの割込み線を受ける。割込
み形式レジスタ２０ｂ１には、５ＳＡ１５の５ＯＬＯマ
イクロプロセツサ１５ｂ内で実行されるＲ−ＭＡＰ　　
ＤＯ（１：　８）コマンドが入る。割込み形式レジスタ
２０ｂ１はＯＲゲート２０ｂ２に接続され、ＯＲアゲ−
２０ｂ２は、１次保守インターフェース２０ａを付勢す
るシステム割込み信号を生成する。割込み形式レジスタ
２０ｂ１は、８ビツトを保持でき、各ビットが特定の割
込み形式を表わす。割込み形式を、第７図で割込みレジ
スタ２０ｂｌの隣にリストする。

以下では、第５図ないし第７図を主に参照し、第１図な
いし第４図を補助的に参照して、本発明の保守支援サブ
システム（ＭＳＳ）の機能の説明を行なう。

システム支援アダプタ（ＳＳＡ）１５は、支援プロセッ
サ（ＳＰ）１０と主プロセツサの中央プロセッサ複合体
（ＣＰＣ）２０の間に配設されている。５ＳＡ１５は、
ＣＰＣ２０から５ＰＩＯに向かう途中の機械チエツク信
号を傍受する。この信号を受けると、５ＳＡ１５はＣＰ
Ｃ２０に照会して、機械チエツク及びその結果発生する
損害を分離するのに不可欠な誤りデータをすべて収集し
てから、５Ｐ１０に機械チエツク信号と誤りデータを同
時に提示する。機械チエツク誤りデータ収集機構（第５
図参照）は主プロセツサのＣＰＣ２０上にあり、ＣＰＣ
のあらゆる論理カード上の事前定義されたレジスタ位置
に入る１マイクロコードで駆動される一連の迅速保守ア
クセス経路（ＲＭＡＰ）コマンドを起動する。これらの
レジスタの内容が、５ＳＡ１５に送られる。ＲＭＡＰコ
マンドは独立した固有の保守クロックだけに基づいて実
行されるので、システム・クロックは、データの収集中
にどの論理カード上でも停止する必要はない。保守クロ
ックはＣＰＣクロック速度で動作する。事前定義された
レジスタ位置から収集された誤りデータは、機械チエツ
クの発生源、（チエツクの広がりを示す）機械チエツク
のレベル、及び機械チエツクの形式（たとえば、システ
ム機械チエツクか保守形式の機械チエツクか）を記述す
る。誤りデータが５ＳＡ１５によって収集され５ＳＡ１
５のメモリ・バッファ記憶域に記憶された後、５ＳＡ１
５により機械チエツク割込み信号が重要な誤り情報と同
時に５Ｐ１０に提示される。５ｐｔｏは、システム内で
の割込みの量を制限しながらより好都合な形で必要なサ
ービスを行なうので、ダウン時間が最小となり、システ
ム全体の可用性が増大する。

第５図で、各２次保守インターフェース２０ｂはそれぞ
れＣＰＣ２０のカード上に常駐する。特定の２次保守イ
ンターフェース２０ｂがその関連するカードから機械チ
エツク割込み信号を傍受すると、その２次保守インター
フェースは、ＰＭＩシステム割込み線を活動状態の１次
保守インターフェース２０ａにセットする。すなわち、
第６図の方向制御論理機能２０ａ１（ａ）に入力される
ＰＭＩシステム割込み線は活動状態にある。その結果、
第６図の１次保守インターフェース２０ａのシステム割
込みレジスタ２０ａｌ　（ｂ）がセットされ、第６図の
１次保守インターフェース２０ａのシステム割込み状況
ラッチ２０ａ２　（ｂ）がセットされる。したがって、
第６図の１次保守インターフェース２０ａのＯＲゲート
２０ａ２　（ｃ）から５ＳＡ１５のＲＭＡ　１５　ｃに
出るシステム割込み線が活動状態になる。それを受けて
、第５図において、ＲＭＡ１５ｃが５ＯＬＯマイクロプ
ロセツサ１５ｂを解釈し、その結果、ＳＳＡメモリ・ラ
ンダム・アクセス・メモリ（ＲＡＭ）に常駐する割込み
処理コードが壊れる。割込み処理コードは一連のＲＭＡ
Ｐ読取りコマンドを含む。これらのコマンドは主プロセ
ツサのＣＰＣ２０の各カードに常駐する２次保守インタ
ーフェースから誤り／機械データを収集するように、設
計されている。

５ＯＬＯマイクロプロセツサ１５ｂは、割込み処理コー
ドに関連するＨＭＡＰ読取りコマンドを実行して、２次
保守インターフェースから誤り／機械データを収集する
。誤り／機械データは、機械チエツクを示したＣＰＣ２
０の各カード上の各２次保守インターフェースから５Ｓ
Ａ１５によって以下の方法で収集される。

（１）第６図で、５ＳＡ１５の５ＯＬＯマイクロプロセ
ツサ１５ｂによって実行される読取りコマンドＦＯ（０
：４）は、第６図の１次保守インターフェース２０ａの
割込み状況レジスタ２０ａ２（ｂ）の内容を提供する。

このコマンドはＣＰＣ２０内で発生する割込みの形式を
捕捉する。

（２）第６図で、５ＯＬＯマイクロプロセツサ１５ｂに
よって実行される読取りコマンドＤＥ（０：１５）は、
第６図の１次保守インターフェース２０ａのシステム割
込みレジスタ２０ａｌ　（ｂ）に入る。このコマンドは
２次保守インターフェースから傍受された割込み信号の
発生源を捕捉する。

（３）第７図で、５ＯＬＯマイクロプロセツサ１５ｂに
よって実行される読取りコマンドＤＥ３（１：８）は、
ＣＰＣ２０の各論理カード上のシステム割込みレジスタ
２０ａ　（１）ｂによって指示される、第７図の各２次
保守インターフェース２０ｂの割込み形式レジスタ２０
ｂ１に入り、機械チエツク割込みのレベルを捕捉する。

このレベルは、事前定義された現場交換可能ユニッ）　
（ＦＲＵ）の境界内で行なわれるクロック動作を示し、
このクロック動作は再試行概念の一環として設計されて
いる。

（４）ＳＳＡ１５の５ＯＬＯマイクロプロセツサ１５ｂ
によって実行される読取りコマンドＯ〇−０Ｆ（図示せ
ず）は、いくつかの捕捉及びロックアウト・レジスタ、
ならびに各論理カードの２次保守インターフェースの機
械チエツク・ラッチに入り、論理カードで生じたすべて
の機械チエツクを捕捉し、（欠陥分離のため）最初の機
械チエツクの発生を決定する。これは、機械チエツクが
生じたことを示した各２次保守インターフェースについ
て行なわれる。

（５）第７図で、５ＯＬＯマイクロプロセツサが、機械
チエツクが存在していることを示した各１次保守インタ
ーフェース２０ａごとに読取りコマンド０Ａ−ＯＦを実
行することが可能である。この読取りコマンドの実行の
結果は、どの２次保守インターフェースが機械チエツク
を捕捉したかを示すと共に（追加的欠陥分離のために）
機械チエツクを示す第１の２次保守インターフェースを
示す。

割込み形式１の機械チエツクでは（割込み形式１の機械
チエツクがレベル１／２機械チエツクであることを示す
第７図を参照）、機械チエツクを示したＣＰＣ２０の各
カード上の各２次保守インターフェースを完全に走査し
て、その機械チエツクに関する詳細な情報を得ることも
可能である。

初期機械チエツク割込み信号を５ＳＡ１５の５ＯＬＯマ
イクロプロセツサ１５ｂが受け取り、全ての誤り／機械
データを５ＯＬＯ１５ｂが上記の手順に従って収集した
後、５ＯＬＯ１５ｂによって収集された初期機械チエツ
ク割込み信号とすべての誤り／機械データが、分析、回
復及び記録のため同時に５ＳＡ１５から支援プロセッサ
に送られる。再試行マイクロコードがＳＰによって呼び
出されると、機械チエツクが発生したことが明らかなだ
けでなく、初期分析及び回復手順を実行するのに十分な
量の機械チエツクについての情報もあることが明らかで
ある。場合によっては、ＣＰＣ２０に追加データを供給
する必要なくチエツクを完全に分析するのに十分な情報
が利用できることがある。これは、機械チエツク発生１
回当りのサービス・タイムを減少させるには非常に重要
なことである。関連する機械チエツク・データと機械チ
エツク割込み信号をＳＰへ同時に送ることにより、処理
や機械チエツクからの回復に必要な時間が減る。従来技
術では、機械チエツク情報は、プロセッサのダウン時間
を犠牲にして、ＳＰのラッチ値を走査し比較する長い処
理によってしか決定できなかった。機械チエツク割込み
信号と一緒にＳＰに送られるデータは、機械チエツクの
数、位置、レベル（形式）及び順序を示す。ＳＰ中の再
試行マイクロコードは、この情報から機械チエツクを分
析し、もっとデータを得るために走査が必要かつ可能で
あるかどうか判定することができる。

割込み形式１の機械チエツク（第７図番Ｍ）では、２次
保守インターフェースについての走査データも機械チエ
ツク割込み信号と一緒に送られる場合、再試行マイクロ
コードはそれ以上の走査を必要としない。再試行マイク
ロコードは、データを分析した後、機械チエツクから回
復するためにＣＰＣに送る必要のあるリセットまたは再
構成あるいはその両方を決定する。次いで再試行マイク
ロコードは可能ならプロセッサを再起動する。最後に、
機械チエツク・データが将来の参照及び分析のため記録
される。ＳＰに初期割込み信号と誤り／機械データの両
方が同時に提示されるため、問題の領域を分離してアド
レスできるので、ＳＰはシステム・レベルの干渉の量を
制限することができる。

マルチプロセッサ構成では、この結果、システムの可用
性が増大する。

第８図に、１次保守インターフェース２０ａの保守割込
み収集機能を示す。

第８図で、保守割込み収集機能は、第６図に示したもの
と同じ第２の論理部分２０ａ２を含むが、それは第３の
論理部分２０ａ３に接続されている。

第３論理部分２０ａ３は、ロックアウト論理機能２０ａ
３　（ａ）を含み、論理機能２０ａ３　（ａ）は、ＣＰ
Ｃ２０の各カード上にある２次保守インターフェース２
０ｂからのＰＭＩ保守割込み（１次保守割込み）線に接
続されている。ロックアウト論理機能２０ａ３　（ａ）
は、ＭＮＴ割込みレジスタ２０ａ３　（ｂ）に接続され
、ＭＮＴ割込みレジスタ２０ａ３　（ｂ）には、５ＯＬ
Ｏマイクロプロセツサ１５ｂで実行中のＲＡＭＰ　　Ｆ
Ｅ　（０：１５）読取りコマンドが入る。ＭＮＴ割込み
レジスタ２０ａ３　（ｂ）の各ビットは、ＡＮＤゲート
２０ａ３　（ｄ）中のＭＮＴ割込みマスク・レジスタ２
０ａ３　（ｃ）の同様のビットに接続され、ＡＮＤゲー
ト２０ａ３　（ｄ）の出力は、第２論理部分２０ａ２の
ＯＲゲート２０ａ２　（ａ）の入力に接続されている。

第３論理部分２０ａ３は、ＯＲゲー１−２０ａ２　（ａ
）に接続されたＭＮＴ割込みマスク・レジスタ２０ａ３
　（ｃ）を含む。通常通り、第６図及び第８図に示した
第２論理部分のＯＲゲート２０ａ２　（ｃ）は、５ＳＡ
１５のＲＭＡ１５ｃに通じるシステム割込み線をもつ。

次に、第８図の保守割込み収集機能の動作について詳し
い機能の説明を行なう。

５ＳＡ１５のＲＭＡ　１５　ｃに伝えられる割込みの形
式は５種ある。（１）２次保守割込み、（２）検査バイ
ト不一致割込み、（３）２次システム割込み、（４）無
効コマンド割込み、及び（５）無効２次割込み。上記の
いずれかの割込みと関連する初期システム割込み信号は
、第８図に示すように、読取りコマンドＲ−ＭＡＰ　　
ＦＯ（０：　４）を用いて１次保守インターフェース２
０ａの第２論理部分２０ａ２の割込み状況レジスタ２０
ａ２（ｂ）の内容を読み取ることにより、１次保守イン
ターフェース２０ａレベルで検出される。以下で、これ
らの割込み、それに関連するハードウェア及びそれにサ
ービスするのに必要なステップについて説明する。

１次保守インターフェース２０ａと２次保守インターフ
ェース２０ｂの間の通信信号に問題が発生したり、特定
の２次保守インターフェース２０ｂによって監視される
チップ上にデータ・パリティが存在すると、その特定の
２次保守インターフェース２０ｂは、関連する１次保守
インターフェース２０ａに通じるそのＰＭＩ保守割込み
線を、割込みの発生を示すようにセットする。そうする
と、第８図に示すように、関連する１次保守インターフ
ェース２Ｏａ中で、ＭＮＴ割込みレジスタ２０ａ３　（
ｂ）の保守割込みレジスタ・ビットがセットされ、ＭＮ
Ｔ割込み状況ラッチ２０ａ２　（ｂ）がセットされる。

このため、第８図の１次保守インターフェース２０ａは
、５ＳＡ１５のＲＭＡ　１５Ｃに通じるシステム割込み
線をセットする。ＲＭＡ　１５　ｃに通じるシステム割
込み線がセットされると、第２論理部分２０ａ２の割込
み状況ラッチ２０ａ２　（ｂ）（７）内容が、５ＯＬＯ
？イクロプロセツサ１５ｂで実行中の読取りコマンド、
Ｒ−ＭＡＰ　　ＦＯ（０：　４）に応じてＲＭＡ　１５
　ｃを介して５ＯＬＯマイクロプロセツサ１５ｂに読み
取られ１発生した割込みの形式が判定される。ＲＭＡ　
１５　ｃに伝えられた割込みが、「２次保守割込み」と
呼ばれる形式である場合、保守割込みビット、すなわち
割込み状況ラッチ２０ａ２　（ｂ）のビット・ゼロがセ
ットされる。特定の障害のある２次保守インターフェー
ス２０ｂ（複数個あることがある）の識別は、５ＳＡ１
５の５ＯＬＯマイクロプロセツサで実行中の読取りコマ
ンドＲ−ＭＡＰ　　ＦＥ　（０：１５）を用いてＭＮＴ
割込みレジスタ２０ａ３　（ｂ）を読み取ることによっ
て決定できる。ＭＮＴ割込みレジスタ２０ａ３　（ｂ）
のいずれかのビット位置が「１」になると、その「１」
が入っているレジスタ２０ａ３　（ｂ）のビット位置で
識別される特定の２次保守インターフェース２０ｂに誤
りがあったことを示す。誤りのある２次保守インターフ
ェースが複数個あることもある。したがって、ＭＮＴ割
込みレジスタ２０ａ３（ｂ）の様々なビット位置に複数
の「１」ビットが記憶されていることもある。複数の２
次保守インターフェース２０ｂに誤りがある場合、各２
次保守インターフェースに別々にサービスしなければな
らない。次に、２次保守インターフェースからの割込み
を禁止して、１次保守インターフェース２０ａと５ＳＡ
１５のＲＭＡ　１５　ｃの間で、拡張並列保守インター
フェース（Ｅ　ＰＭ　Ｉ　）システム割込み線を低レベ
ルにして、他のシステム割込みが検出できるようにしな
ければならない。２次保守インターフェースからの割込
みを禁止するため、第８図のＭＮＴ割込みマスク２０ａ
３　（ｃ）の内容を、５ＯＬＯマイクロプロセツサ１５
ｂで実行中の書込みコマンドＲ−ＭＡＰ　　ＦＥ　（０
：１５）に応じて５ＯＬＯマイクロプロセッサ１５ｂが
書き込む。「保守割込み禁止」コマンド（１ＭＭ　　Ｆ
Ｅ）がマイクロプロセッサ１５ｂによって発行される。

その結果、割込みレジスタ２０ａ３（ｄ）内の（ＭＮＴ
マスク・レジスタ２０ａ３（Ｃ）の「１」ビットによっ
て指示される）割込みを禁止しなければならない２次保
守インターフェースに対応するビット位置に「１」が重
ね書きされる（他のビット位置は「０」である）。２次
保守インターフェース２０ｂからの割込みを禁止すると
、マイクロプロセッサ１５ｂは２次保守インターフェー
スを走査することにより２次保守インターフェースに照
会することができる。受け取った誤りデータはマイクロ
プロセッサ１５ｂによって処理される。問題の判定後に
、その２次保守インターフェース及びそれに関連する割
込み経路をリセットしなければならない。そうするには
、５ｐｉｏに記憶された所定のテーブルから５ＰＩＯ中
の関連する初期マイクロコード・ロード（■ＭＬ）デー
タを走査する。１次保守インターフェース２０ａのＭＮ
Ｔ割込みレジスタ２０ａ３　（ｂ）をリセットしなけれ
ばならない。このレジスタをリセットするには、対応す
るＭＮＴ割込みマスク２０ａ３　（ｃ）を、リセットが
必要なビット位置に「１」を入れて（他のビット位置は
「０」）重ね古きしなければならない。５ＯＬＯマイク
ロプロセツサ１５ｂによって実行されるｒＭＮＴ割込み
リセットＪ　　（ＩＭＭ　　Ｆ２）コマンドが、割込み
２０ａ３　（ｃ）にこの「１」を重ね書きする。

最後に、ＭＮＴ割込みを可能にしなければならない。

第９図に、１次保守インターフェース２０ａ検査バイト
不一致割込み収集機能を示す。

第９図で、検査バイト不一致割込み収集機能は、第６図
に示したものと同じ第２の論理部分２０ａ２を含むが、
それは第４の論理部分２０ａ４に接続されている。第４
論理部分２０ａ４は、ＣＰＣ２０の各カード上にある２
次保守インターフェース２０ｂからのＰＭＩＩ次保守割
込みシステム割込み線に接続された方向制御論理機能２
０ａ４（ａ）を含む。方向制御論理機能２０ａ４　（ａ
）は、ＣＢＭ（検査バイト不一致）割込みレジスタ２０
ａ４　（ｂ）に接続され、割込みレジスタ２０ａ４　（
ｂ）には５ＯＬＯマイクロプロセツサ１５ｂで実行中の
ＨＭＡＰ　　ＦＣ（０：　１５）読取りコマンドが入る
。０８Ｍ割込みレジスタ２０ａ４（ｂ）は、割込みマス
ク２０ａ４　（ｂ）の関連ビ。

トをもつＡＮＤゲート２０ａ４　（ｄ）を介して第２論
理部分２０ａ２のＯＲアゲ−２０ａ２　（ａ）の入力に
接続されている。第３論理部分２０ａ３も、ＯＲゲート
２０ａ２　（ａ）に接続された０８Ｍ割込みマスク・レ
ジスタ２０ａ４　（ｃ）を含む。

通常通り、第６図及び第９図に示すように第２論理部分
のＯＲアゲ−２０ａ２　（ｃ）は５ＳＡ１５のＲＭＡ　
１５　ｃへのシステム割込み線をもつ。

次に、第９図の検査バイト不一致割込み収集機能の動作
について機能の説明を行なう。

ＣＰＣ２０の論理チップはそれぞれ走査、リングと呼ば
れるものを含む。誤りデータの有無について２次保守イ
ンターフェース２０ｂ論理チツプが走査された後、２次
保守インターフェース２０ｂは、走査リング中に走査さ
れた最初の検査バイトと走査リングから走査された最後
のバイトの比較を行なう。不一致が検出されると、２次
保守インターフェース２０ｂは、所定の１サイクル・ウ
ィンドウの間に線上に誤り信号を載せることにより、Ｐ
ＭＩシステム割込み線を使って誤り信号を１次保守イン
ターフェース２０ａに提示する（他の場合には、この線
は通常のシステム割込み信号を提示する）。１次保守イ
ンターフェースは、この誤りを検出すると、検査バイト
不一致（ＣＢＭ）レジスタ、０８Ｍ割込みレジスタ２０
ａ４　（ｂ）の１ピツトをセットする。したがって、０
８Ｍ割込み杖況ラッチ２０ａ２　（ｂ）がセットされ、
そのために１次保守インターフェースが、５ＳＡ１５の
ＲＭＡ　１５　ｃに通じる「システム割込み」線をセッ
トする。ＲＭＡ１５ｃ（ｒシステム割込み」線）に通じ
る検査バイト不一致割込み線がセットされると、５ＳＡ
１５の５ＯＬＯマイクロプロセツサ１５ｃで実行中の読
取りコマンドＲ−ＭＡＰＦ　（０：　４）に応じて、割
込み状況レジスタ２０ａ２　（ｂ）が読み取られ、発生
した割込みの形式が決定される。検査バイト不一致割込
みが発生すると、０８Ｍ割込みレジスタ２０ａ４　（ｂ
）のビットが、関連する２次保守インターフェース２０
ｂからのＰＭＩシステム割込み線によってセットされる
。したがって、２次保守インターフェース２０ｂは、０
８Ｍ割込みレジスタ２０ａ４　（ｂ）を読み取ることに
よって識別できる。０８Ｍ割込みレジスタ２０ａ４　（
ｂ）には、５ＳＡ１５のＳ。

ＬＯマイクロプロセッサ１５ｂで実行中の読取りコマン
ドＲ−ＭＡＰ　　ＦＣ（０：１５）が入る。

レジスタ２０ａ４　（ｂ）の任意のビット位置が「１」
になると、レジスタ２０ａ４（ｂ）のビット位置で示さ
れる、対応する２次保守インターフェース２０ｂに誤り
があることを示す。複数の２次保守インターフェースに
誤りがある場合、レジスタ２０ａ４　（ｂ）中に複数の
対応する「１」ビットが現われ、それぞれ個別にサービ
スしなければならない。次に、２次保守インターフェー
スからの割込みを禁止しなければならない。そうすると
、１次保守インターフェース・システム割込み線が低レ
ベルになり（ＥＰＭＩ線）、他の割込みが検出できる。

障害のある２次保守インターフェースからの割込みを禁
止するには、ｒＣＢＭ割込み禁止」コマンド（ＩＭＭ　
　ＦＣ）を、５ＯＬＯマイクロプロセツサ１５ｂが出さ
なければならない。このコマンドは、０８Ｍ割込みマス
ク・レジスタ２０ａ４　（ｃ）の割込み禁止が必要なビ
ット位置、すなわち、障害のある２次保守インターフェ
ースに対応するビット位置に「１」を重ね書きする（他
のビット位置は「０」のままである）。

次に、５ＯＬＯマイクロプロセツサ１５ｂは、診断コマ
ンドを用いて２次保守インターフェース２０ｂに照会し
、受け取った誤りデータをそれに応じて処理することが
できる。誤りデータを受け取って処理した後、２次保守
インターフェース及び関連する割込み経路をリセットし
なければならない。

２次保守インターフェースはｒＣＢＭリセットコマンド
」によって２次レベルでリセットされる。

次いで、１次保守インターフェースの０８Ｍ割込みレジ
スタ２０ａ４　（ｂ）を、リセットしなければならない
。このレジスタをリセットするには、５ＯＬＯマイクロ
プロセツサ１５ｂが、ｒＣＢＭ割込み」コマンドを実行
する。このコマンドは、０８Ｍ割込みマスク２０ａ４　
（ｃ）のリセットが必要な位置に「１」を書き込む。こ
れによって、０８Ｍ割込みレジスタ２０ａ４（ｂ）がリ
セットされる。

以上、本発明について説明したが、様々な変形が可能な
ことは明らかである。こうした変形は本発明の精神及び
範囲からの逸脱とみなされず、当業者にとって自明な修
正は、すべて頭足の特許請求の範囲に含まれるものと意
図される。

Ｅ１発明の効果 本発明により、初期機械チエツク割込み信号、機械チエ
ツクの発生源、及び損害の程度を同時にコンピュータ・
システムの支援プロセッサにｍ示することかできる。

【図面の簡単な説明】

第１図は、本発明の誤り割込み・誤りデータ収集システ
ムの概略説明図である。 第２図は、従来技術の誤り割込み・誤りデータ収集シス
テムの概略説明図である。 第３図は、第１図の誤り割込み・誤りデータ収集システ
ムの３次元概略説明図である。 第４図は、第３図の支援プロセッサ（ＳＰ）と中央プロ
セッサ複合体（ＣＰＣ）に接続された第３図のＳＳＡカ
ードのより詳細な説明図である。 第５図は、第４図のＳＳＡカードに接続された第１図、
第３図及び第４図のＣＰＣのより詳細な説明図を含む、
本発明による、保守支援サブシステム（ＭＳＳ）の説明
図である。 第６図は、第５図の１次保守（ＰＲＩＭＡＩＮＴ）イン
ターフェースのうち、１次システム割込み収集機能を表
わす部分の実施例を示す説明図である。 第７図は、第５図の２次保守（ＳＥＣＭＡＩＮＴ）イン
ターフェースのうち、２次システム割込み収集機能を表
わす部分の実施例を示す説明図である。 第８図は、第５図の１次保守インターフェースのうち、
１次保守割込み収集機能を表わす別の部分の実施例を示
す説明−である。 第９図は、第５図の１次保守インターフェースのうち、
１次チェックバイト不一致割込み収集機能を表わすさら
に別の部分の実施例を示す説明図である。 １０・・・・支援プロセッサ（ＳＰ）、１５・・・・シ
ステム支援アダプタ（ＳＳＡ）、１５ａ・・・・ＬＡＮ
インターフェース、１５ｂ・・・・５ＯＬＯマイクロプ
ロセツサ、１５ｃ・・・・迅速保守アクセス（ＲＭＡ）
アダプタ、２０・・・・中央プロセッサ複合体（ＣＰＣ
）、２０ａ・・・・１次保守インターフェース、２０ｂ
・・・・２次保守インターフェース。 出願人　　インターナショナル・ビジネス・マシーンズ
彎コーポレーシ騨ン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 第５回 第２国 第３」 ｉ７−　Ｄ　ｅ　９ア ２次イ＄イ４シターフ丁−人ｎ′うつ

Claims (2)

【特許請求の範囲】
1. （１）誤りデータの存在を検出するための信号を中央プ
   ロセッサにおける各論理カードについて発生して、前記
   信号に応答して割込みを発生し、１次保守インターフェ
   ースで前記論理カードから発生したすべての割込みを収
   集して、システム割込み状況レジスタに受け取った各割
   込みの形式の指示データを記憶するとともに、システム
   割込みレジスタに発生した割込み信号の発生源データを
   記憶し、 前記１次保守インターフェースでの前記割込みの受取り
   に応答してシステム割込みを発生して、前記システム割
   込みをシステム支援アダプタに伝送し、 発生された割込みの形式及び当該割込みを生成した論理
   カードを決めるために前記システム割込みレジスタの内
   容を読み取る読取りコマンドを、前記システム支援アダ
   プタ中のプロセッサから前記１次保守インターフェース
   に発生し、 前記システム支援アダプタにより読み取られたすべての
   前記割込みデータを支援プロセッサへ提示する、 ことを含む誤り割込みデータの収集方法。
2. （２）中央プロセッサの複数の論理カードの各々に関係
   付けられ、各論理カードの動作を検査するために各論理
   カードにおいて複数の保守動作を実行し、前記保守動作
   より生成された誤りデータを記憶し、データの誤りが発
   生したときには割込みを発生する２次保守インターフェ
   ースと、 前記２次保守インターフェースにより発生された割込み
   を収集する１次インターフェースと、前記２次保守イン
   ターフェースからデータを読み取り、前記１次インター
   フェースが割込みを受け取るときを監視しかつ前記読み
   取ったデータをローカル・エリア・ネットワークを通し
   て転送するプロセッサを含むシステム支援アダプタと、
   前記ローカル・エリア・ネットワークを介して前記シス
   テム支援アダプタに接続され、前記データを受け取って
   ログを行う支援プロセッサと、を備えた誤り割込みデー
   タの収集システム。