JPH02275528A - ディジタル比較器 - Google Patents
ディジタル比較器Info
- Publication number
- JPH02275528A JPH02275528A JP9793889A JP9793889A JPH02275528A JP H02275528 A JPH02275528 A JP H02275528A JP 9793889 A JP9793889 A JP 9793889A JP 9793889 A JP9793889 A JP 9793889A JP H02275528 A JPH02275528 A JP H02275528A
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- JP
- Japan
- Prior art keywords
- code
- input
- gate
- digital
- bit
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- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はディジタル比較器に係り、特に大小比較するデ
ィジタルコードのビット長と同数のゲート素子で実現で
きるディジタル比較器に関する。 〔従来の技術〕 従来の技術としては、例えば第４図に示す様なディジタ
ル比較器がある。第４図において、本ディジタル比較器
は、４本の入力コードＩｏ、Ｉ＋。 Ｉｚ、 Ｉｓ がそれぞれ入力端子ｌｏ、 １１．
１２゜１３に入力される。入力コードＩｏは、ＮＯＲ
ゲート１４、ＡＮＤゲート１８、ＮＯＲゲート２ｏ１Ａ
ＮＤゲート２１を介して、出力端子２２に至る。 入力コードエ１は、インバータ１５、ＮＯＲゲート１４
及びＡＮＤゲート１９、Ｎ ＯＲゲート２ｏ１ＡＮＤゲ
ート２１を介して、出力端子２２に至る。 入カコードエ２は、ＮＯＲゲート１６、ＡＮＤゲー）１
８，１９、 ＮＯＲゲート２０％ＡＮＤゲート２１ｅ介
して、出力端子２２に至る。入力コードＩ３は、インバ
ータ１７及びＮＯＲゲート１６、ＡＮＤゲー１−１８．
１９、ＮＯＲゲート２０ 、 ＡＮＤＮＯゲート２介し
て、出力端子２２に至る。 本ディジタル比較器は、４ピツ）（ｂｉｔ）のディジタ
ルコードを、ディジタルコード”００１１”と大小比較
し、大きい時は′０″、小さい時はｌ”を出力させるも
のであり、小さい場合のコードをすべて書き表わして、
論理合成して得られた回路である。 〔発明が解決しようとする課題〕 前述した従来のディジタル比較器は、しきい直を示すデ
ィジタルコードに対して、比較されるディジタルコード
が大きい場合、あるいは小さい場合のコードをすべて書
き表わして論理合成して得られる回路であるので、その
しきい値が変わると回路構成が大きく変わり、最初から
設計し直すという欠点がある。更にディジタルコードの
ビット長が長くなるにつれて設計も複雑となる他、ゲー
ト数も極端に多くなるという欠点がある。 本発明の目的は、このような欠点を除き、設計が容易で
、ゲート数も少くてすむゲート比較器を提供することに
ある。 〔課題を解決するための手段〕 本発明の構成は、任意ビット長、任意の値を有する補数
で表現された第１のディジタルコードと、この第１のデ
ィジタルコードと同じ数のビット長と固定された値とを
有する補数で表現された第２のディジタルコードとの大
小を比較するディジタル比較器において、前記第２のデ
ィジタルコードの符号ビット以外の＠０″の個数と同数
の２入力論理和と符号ビット以外のｌ”の個数と同数の
２入力論理積と、１つの２入力排他的論理和あるいは２
入力排他的論理和の否定とを含むことを特徴とする。 〔実施例〕 次に本発明について図面を参照して説明する。 第１図は本発明の第１の実施例のディジタル比較器の回
路図である。 、 第１図において、本実
施例のディジタル比較器は、２個の２入力ＡＮＤゲート
２３．２４ と、１個のＯＲケート２５と、１個のＥＮ
ＯＲゲート２６とを含み、構成される。Ｉｏ、 Ｉｔ、
Ｉ２． Ｉ３は、比較されるディジタルコードである
。また、出力コード
ィジタルコードのビット長と同数のゲート素子で実現で
きるディジタル比較器に関する。 〔従来の技術〕 従来の技術としては、例えば第４図に示す様なディジタ
ル比較器がある。第４図において、本ディジタル比較器
は、４本の入力コードＩｏ、Ｉ＋。 Ｉｚ、 Ｉｓ がそれぞれ入力端子ｌｏ、 １１．
１２゜１３に入力される。入力コードＩｏは、ＮＯＲ
ゲート１４、ＡＮＤゲート１８、ＮＯＲゲート２ｏ１Ａ
ＮＤゲート２１を介して、出力端子２２に至る。 入力コードエ１は、インバータ１５、ＮＯＲゲート１４
及びＡＮＤゲート１９、Ｎ ＯＲゲート２ｏ１ＡＮＤゲ
ート２１を介して、出力端子２２に至る。 入カコードエ２は、ＮＯＲゲート１６、ＡＮＤゲー）１
８，１９、 ＮＯＲゲート２０％ＡＮＤゲート２１ｅ介
して、出力端子２２に至る。入力コードＩ３は、インバ
ータ１７及びＮＯＲゲート１６、ＡＮＤゲー１−１８．
１９、ＮＯＲゲート２０ 、 ＡＮＤＮＯゲート２介し
て、出力端子２２に至る。 本ディジタル比較器は、４ピツ）（ｂｉｔ）のディジタ
ルコードを、ディジタルコード”００１１”と大小比較
し、大きい時は′０″、小さい時はｌ”を出力させるも
のであり、小さい場合のコードをすべて書き表わして、
論理合成して得られた回路である。 〔発明が解決しようとする課題〕 前述した従来のディジタル比較器は、しきい直を示すデ
ィジタルコードに対して、比較されるディジタルコード
が大きい場合、あるいは小さい場合のコードをすべて書
き表わして論理合成して得られる回路であるので、その
しきい値が変わると回路構成が大きく変わり、最初から
設計し直すという欠点がある。更にディジタルコードの
ビット長が長くなるにつれて設計も複雑となる他、ゲー
ト数も極端に多くなるという欠点がある。 本発明の目的は、このような欠点を除き、設計が容易で
、ゲート数も少くてすむゲート比較器を提供することに
ある。 〔課題を解決するための手段〕 本発明の構成は、任意ビット長、任意の値を有する補数
で表現された第１のディジタルコードと、この第１のデ
ィジタルコードと同じ数のビット長と固定された値とを
有する補数で表現された第２のディジタルコードとの大
小を比較するディジタル比較器において、前記第２のデ
ィジタルコードの符号ビット以外の＠０″の個数と同数
の２入力論理和と符号ビット以外のｌ”の個数と同数の
２入力論理積と、１つの２入力排他的論理和あるいは２
入力排他的論理和の否定とを含むことを特徴とする。 〔実施例〕 次に本発明について図面を参照して説明する。 第１図は本発明の第１の実施例のディジタル比較器の回
路図である。 、 第１図において、本実
施例のディジタル比較器は、２個の２入力ＡＮＤゲート
２３．２４ と、１個のＯＲケート２５と、１個のＥＮ
ＯＲゲート２６とを含み、構成される。Ｉｏ、 Ｉｔ、
Ｉ２． Ｉ３は、比較されるディジタルコードである
。また、出力コード
〔０〕は、入力コードＣＩｏ、Ｉｘ
、Ｉｔ、 Ｉｓ〕 が固定ｆｌＥ［ｏ、 ０．１．１
］より小さい時＊ＩＮ、大きい時＃０”を出力する。デ
ィジタルコードの比較に関しては、入力コードと固定値
［００１１〕との減算結果の符号ビットにより判定され
る。この減算は、入力と固定値″’００１１″ の反転
コード″１１００″、 更に固定値の符号ビットの加算
により実現され、第２図に示す様な回路になる。 第２図において、本回路は、４個の全加算器３１、 ３
２． ３３． ３４ と、４個のイン／く一夕３５゜
３６．３７．３８とを含み、構成される。入力コード［
００１１１の入力端子、４１． ４２．４３．４４を入
力とするインバータ３５，３６，３７．３８は今加′Ｊ
ｌ￥器（ｆ／１１ ａｄｄｅｒ） ３１．３２． ３３
．３４のＢ入力に入力され、一方入カコードＩｏ、Ｌ。 Ｉｓ、Ｉｓは入力端子１０，１１，１２．１３ を介し
て、Ａ入力に入力される。最上位の全加算器３４のＳ出
力から出力端子３９に出力コード
、Ｉｔ、 Ｉｓ〕 が固定ｆｌＥ［ｏ、 ０．１．１
］より小さい時＊ＩＮ、大きい時＃０”を出力する。デ
ィジタルコードの比較に関しては、入力コードと固定値
［００１１〕との減算結果の符号ビットにより判定され
る。この減算は、入力と固定値″’００１１″ の反転
コード″１１００″、 更に固定値の符号ビットの加算
により実現され、第２図に示す様な回路になる。 第２図において、本回路は、４個の全加算器３１、 ３
２． ３３． ３４ と、４個のイン／く一夕３５゜
３６．３７．３８とを含み、構成される。入力コード［
００１１１の入力端子、４１． ４２．４３．４４を入
力とするインバータ３５，３６，３７．３８は今加′Ｊ
ｌ￥器（ｆ／１１ ａｄｄｅｒ） ３１．３２． ３３
．３４のＢ入力に入力され、一方入カコードＩｏ、Ｌ。 Ｉｓ、Ｉｓは入力端子１０，１１，１２．１３ を介し
て、Ａ入力に入力される。最上位の全加算器３４のＳ出
力から出力端子３９に出力コード
〔０〕が出力される。
ここで、ディジタル比較に必要な情報は、符号ビット以
外の各コードにおける１ビツト全加算のケタ上げ、及び
符号ビットにおける１ビツト全加算の加算結果であり、
更に全加算器３１，３２゜３３．３４ の１入力は固定
値であるため、簡単になる。即ち、固定値の符号ビット
以外のコードが０″の時は、比較されるコードとケタ上
げとの論理和で、また１”の時は論理積でケタ上げは示
され、また固定値の符号ビットが′ＯＮの時は比較され
るコードとケタ上げとの排他的論理和の否定で、まだ′
１″の時は排他的論理和で結果は得られる。 第３図は本発明の第２の実施例のディジタル比較器を示
す回路図である。第３図において、入力コードＩｏ、
Ｉｔ、 Ｉｔ、 Ｉ３は、各々入力端子１０゜１１．１
２．１３に入力され、出力コード
外の各コードにおける１ビツト全加算のケタ上げ、及び
符号ビットにおける１ビツト全加算の加算結果であり、
更に全加算器３１，３２゜３３．３４ の１入力は固定
値であるため、簡単になる。即ち、固定値の符号ビット
以外のコードが０″の時は、比較されるコードとケタ上
げとの論理和で、また１”の時は論理積でケタ上げは示
され、また固定値の符号ビットが′ＯＮの時は比較され
るコードとケタ上げとの排他的論理和の否定で、まだ′
１″の時は排他的論理和で結果は得られる。 第３図は本発明の第２の実施例のディジタル比較器を示
す回路図である。第３図において、入力コードＩｏ、
Ｉｔ、 Ｉｔ、 Ｉ３は、各々入力端子１０゜１１．１
２．１３に入力され、出力コード
〔０〕は出力端子２２
に出力される。本実施例は、２個のＡＮＤゲート２３．
２８ と１個のＯＲゲート２７と、１個のＦＯＲゲー
ト２６とを含み、構成される。ここで、入力コードＩＯ
，Ｉｔ、 Ｉ２． Ｉｓは、比較されるディジタル
コードである。また出力コ−ド
に出力される。本実施例は、２個のＡＮＤゲート２３．
２８ と１個のＯＲゲート２７と、１個のＦＯＲゲー
ト２６とを含み、構成される。ここで、入力コードＩＯ
，Ｉｔ、 Ｉ２． Ｉｓは、比較されるディジタル
コードである。また出力コ−ド
〔０〕は入力コードが固
定値″１１０１” より小さい時″１” 大きい時″′
０”を出力する。 動作は第１図の場合と同様である。 以上第１、第２の実施例は、しきい値を示すディジタル
コードと比較されるディジタルコードとの減算を行ない
、演算結果の符号を判定する事により、大小を比較し、
更に減算の一方の入力は固定値であるため、減算回路が
簡単になる。 〔発明の効果〕 以上説明したように、本発明は、比較されるディジタル
コードのビット長と開数のゲート素子で構成され、比較
するディジタルコードの各ビットの直において論理和あ
るいは論理積、更に符号ビットに関しては排他的論理和
の否定あるいは排他的論理的で実現されるため、設計が
容易であり、またゲート数も少なくて済む効果がある。 路ブロックを詳しく説明する回路図、第３図は本発明の
第２の実施例のディジタル比較器を示す回路ブロック図
、第４図は従来のディジタル比較器を示す回路ブロック
図である。 １０．１１，１２．１３・・・・・・入力端子、２２．
３９・・・・・・出力潮干、１４．１６．２０・・・・
・・ＮＯＲゲート、１５．１７，３５，３６，３７．３
８・・・・・・インバータ、１８、 １９． ２１．
２３． ２４． ２８ ・・・・・・ＡＮＤゲート、２
５．２７ ・・・・・・ＯＲゲート、２６・・・・・
・ＥＯＲゲート、３１．３２，３３．３４・・・・・・
全加算器。 代理人 弁理士 内 原 晋
定値″１１０１” より小さい時″１” 大きい時″′
０”を出力する。 動作は第１図の場合と同様である。 以上第１、第２の実施例は、しきい値を示すディジタル
コードと比較されるディジタルコードとの減算を行ない
、演算結果の符号を判定する事により、大小を比較し、
更に減算の一方の入力は固定値であるため、減算回路が
簡単になる。 〔発明の効果〕 以上説明したように、本発明は、比較されるディジタル
コードのビット長と開数のゲート素子で構成され、比較
するディジタルコードの各ビットの直において論理和あ
るいは論理積、更に符号ビットに関しては排他的論理和
の否定あるいは排他的論理的で実現されるため、設計が
容易であり、またゲート数も少なくて済む効果がある。 路ブロックを詳しく説明する回路図、第３図は本発明の
第２の実施例のディジタル比較器を示す回路ブロック図
、第４図は従来のディジタル比較器を示す回路ブロック
図である。 １０．１１，１２．１３・・・・・・入力端子、２２．
３９・・・・・・出力潮干、１４．１６．２０・・・・
・・ＮＯＲゲート、１５．１７，３５，３６，３７．３
８・・・・・・インバータ、１８、 １９． ２１．
２３． ２４． ２８ ・・・・・・ＡＮＤゲート、２
５．２７ ・・・・・・ＯＲゲート、２６・・・・・
・ＥＯＲゲート、３１．３２，３３．３４・・・・・・
全加算器。 代理人 弁理士 内 原 晋
第１図は本発明の第１の実施例のディジタル比較器を示
す回路ブロック図、第２図は第１図の回漕 ２ 図 〒 ソ 図 ララ ■ 、７５４ 図
す回路ブロック図、第２図は第１図の回漕 ２ 図 〒 ソ 図 ララ ■ 、７５４ 図
Claims (1)
- 任意ビット長、任意の値を有する補数で表現された第１
のディジタルコードと、この第１のディジタルコードと
同じ数のビット長と固定された値とを有する補数で表現
された第２のディジタルコードとの大小を比較するディ
ジタル比較器において、前記第２のディジタルコードの
符号ビット以外の“０”の個数と同数の２入力論理和と
、符号ビット以外の“１”の個数と同数の２入力論理積
と、１つの２入力排他的論理和、あるいは２入力排他的
論理和の否定とを含むことを特徴とするディジタル比較
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9793889A JPH02275528A (ja) | 1989-04-17 | 1989-04-17 | ディジタル比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9793889A JPH02275528A (ja) | 1989-04-17 | 1989-04-17 | ディジタル比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275528A true JPH02275528A (ja) | 1990-11-09 |
Family
ID=14205611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9793889A Pending JPH02275528A (ja) | 1989-04-17 | 1989-04-17 | ディジタル比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275528A (ja) |
-
1989
- 1989-04-17 JP JP9793889A patent/JPH02275528A/ja active Pending
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