JPH02275665A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体記憶装置およびその製造方法に関し
、特に、ダイナミック・ランダム・アクセス・メモリの
セルプレートの面積を増大した半導体記憶装置およびそ
の製造方法に関する。

［従来の技術］ 近年、半導体記憶装置は、コンピュータなどの情報機器
の目覚ましい普及によってその需要が急速に増大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
高速動作が可能なものが要求されている。これに伴って
、半導体記憶装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。

を導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものにＤＲＡ〜１（ＤｙｎａｍｉｃＲａｎｄｏｍ
　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）がある。一般に、
Ｄ　ＲＡ　Ｍは、多数の記憶情報を蓄積する記憶容量で
あるメモリセルアレイと、外部との人出力に必要な周辺
回路とから構成される。

第６図は従来のＤＲＡＭの２ビット分のメモリセルの断
面図である。第６図に示すように、１つのメモリセル６
０は１つのアクセスＩ・ランジスタ（スイッチング素子
）７０と、１つのキャパシタ（信号保持用受動素子）８
０とがら構成されている。メモリセル６０は半導体基板
１の表面に形成されたフィールド酸化膜２によってその
周囲が囲まれ、隣接するメモリセルと絶縁分離されてい
る。

アクセストランジスタ７ｏは、半導体基板１表面に形成
された不純物領域６ａ、７ａと不純物領域６ｂ、７ｂと
の間に位置し、チャンネル領域となる半導体基板１の一
部鎮域と、チャンネル領域上に形成された薄いゲート酸
化膜３と、該ゲート酸化膜３上に形成されたゲート電極
４とがら構成されている。

キャパシタ８０は多結晶シリコン等の導電材料からなる
上部電極としてのストレージノード８と上部電極として
のセルプレート１ｏとの間に窒化膜や酸化膜などの誘電
付和１からなる誘電体膜層９を堆積して形成されており
、ストレージノード８はアクセストランジスタ７ｏのソ
ース・ドレイン領域として機能する一方の不純物領域６
ｂ、７ｂに接続されている。そして、キャパシタ８ｏ上
には絶縁膜１１を介してビット線１２が設けられている
。絶縁膜１１には開口部１５が設けられており、ビット
線１２は該開口部１５で他方の不純物領域６ａ、７ａと
電気的に接続されている。

第６図に示すＤＲＡ〜１を製造する工程では、絶縁膜１
１に開口部を設ける際に、フォトマスク］４を用いてバ
ターニングしたレジスト膜をマスクとして用いる。そし
て、ウェットエツチングの後、ドライエツチングを行な
って、傾斜面５ｏをｒ丁する開口部１５が設けられる。

次に、第６図に示すメモリセルの動作について説明する
。ゲート電極４にしきい値電圧以上の電圧を印加する。

これによって、ソース・ドレイン領域６ａ、７ａとソー
ス・ドレイン領域６ｂ　　７ｂとを導通させる。そして
、ビット線１２の信号電荷をキャパシタ８０ｉ、：蓄え
、あるいはキャパシタから電荷を取出すことにより、情
報の書込み・読出しを行なう。

〔発明か解決しようとする課題〕

最近では、ＤＲＡＭはますます高密度化、高集積化して
いる。これに伴って、電荷を蓄積するためのキャパシタ
の面積はますます小さくなっており、ソフトエラー耐性
のある十分な容量を得ることが困難になっている。した
がって、誤動作のないメモリセルを得るにはキャパシタ
の面積の増大化が必要である。

一方、第６図に示す従来のＤＲＡＭでは、セルプレート
１０の端部とビット線１２との間には加工上の理由によ
り０６３μｍ程度のマージンＭが必要である。このマー
ジンがキャパシタの増大化の障害となり、ＤＲＡＭの微
細化に大きな妨げとなっていた。

この発明は上述のような問題点を解消するためになされ
たもので、容量の大きいキャパシタを有し、かつ微細化
に適した半導体記憶装置およびその製造方法を得ること
を目的とする。

［課題を解決するための手段］ この発明における半導体記憶装置は、半導体基板表面に
間隔を隔てて形成された２つの不純物領域と、２つの不
純物領域の間に位置し半導体基板の表面上に第１の絶縁
膜を介して形成された導電膜とを含むスイッチング素子
と、スイッチング素子の上記不純物領域のいずれか一方
領域に接続された第１の電極層と、第１の電極層に接し
て形成された誘電膜と、誘電膜に接して形成された第２
の電極層とを含む信号保持用受動素子と、スイッチング
素子と信号保持用受動素子とを覆うように形成された第
２の絶縁膜と、第２の絶縁膜上に延在し、かつ不純物領
域の他方領域に電気的に接続された信号入出力用導電層
とを有する単位記憶回路を複数個配列して形成した記憶
領域を含む半導体記憶装置であり、第２の絶縁膜には、
不純物領域の他方領域から信号入出力用導電層に至る開
口部が形成され、信号保持用受動素子の第２の電極層は
、第２の絶縁膜の開口部側面にまで延在している。

この発明における半導体記憶装置の製造方法は、半導体
基板表面の予め定める領域に素子分離領域を形成するス
テップと、素子分離領域で囲まれた半導体基板表面にゲ
ート絶縁膜およびゲート電極を含む２つのスイッチング
素子を間を隔てて形成スルステップと、２つのスイッチ
ング素子間およびスイッチング素子と素子分離領域との
間の半導体基板表面に不純物領域を形成するステップと
、２つのスイッチング素子の一方から他方までの領域を
被覆する第１の絶縁膜を形成するステップと、スイッチ
ング素子と素子分離領域との間の上記第１の絶縁膜をエ
ツチング除去して開口するステップ・と、上記開口部の
不純物領域上に少なくとも一部が接し、かつ第１の絶縁
膜上に延在する第１の電極層を形成するステップと、第
１の電極層上に誘電体層を形成するステップと、誘電体
層および第１の絶縁膜上に第２の電極層を形成するステ
・ツブと、第２の電極層上に第２の絶縁膜を形成するス
テップと、２つのスイッチング素子間の領域をエツチン
グ除去して、第２の絶縁膜、第２の電極層および第１の
絶縁膜を貫く開口部を形成するステップとを含む。

［作用］ この発明では、セルプレートと、セルプレートを挾む層
間絶縁膜とを同時に開口するようにしたので、セルプレ
ートとビット線との間の加工上のマージンは必要ではな
くなる。したがって、セルプレートをビット線の近傍に
まで延在することができるので、キャパシタの容量を増
大することができるとともに、メモリセルの微細化を図
ることができる。

［発明の実施例］ 第１図はこの発明の第１の実施例のＤＲＡＭの断面図で
ある。第１図を参照して、メモリセル６０は１個のアク
セストランジスタ（スイッチング素子）７０と、１個の
キャパシタ（信号保持用受動素子）８０とからなる。メ
モリセル６０の周辺領域は、フィールドシールド分離構
造を有する分離領域２０で囲まれている。分離領域２０
に位置する半導体基板１表面には酸化膜２１を介して静
電遮蔽電極２２が形成される。静電遮蔽電極２２には、
半導体基板表面に対して接地電位あるいは負電位が付与
される。これにより、互いに隣り合うメモリセル６０間
にチャンネルが形成されて導通ずることは防止される。

半導体基板１の表面領域には、間を隔てて不純物領域６
ａ、７ａおよび不純物領域６ｂ、７ｂが形成される。不
純物領域６ａ、６ｂは相対的に低濃度の領域であり、不
純物領域７ａ、７ｂは相対的に高濃度の領域である。す
なわち、これらの不純物領域はいわゆるＬＤＤ　（Ｌｉ
ｇｈｔ　ｌｙ　　Ｄｏｐｐｅｄ　　Ｄｒａｉｎ）構造を
有しテイル。不純物領域６ａ、７ａと不純物領域６ｂ、
７ｂとの間に位置する半導体基板１の表面上には、ゲー
ト酸化膜３を介してゲート電極４ａが形成される。

ゲート電極４　ａ　＋　ゲート酸化膜３および不純物領
域６ａ、７ａおよび６ｂ、７ｂがアクセストランジスタ
７０を構成している。

不純物領域６ａ、７ａ上にはバッド３０ａが形成され、
不純物領域６ｂ、７ｂ上にはバ・ンド３０ｂが形成され
る。バッド３０ａ上にはたとえばタングステンからなり
、垂直方向に延びるプラグ１８が形成される。バッド３
０ｂ上にはキヤ／（シタ８０のストレージノード８が形
成される。ストレージノード８は膜厚の厚い絶縁膜１１
の側面および上面に沿って延びている。したがって、ス
トレージノード８の表面積は第６図に示す従来例よりも
広く、その分キャパシタの容量が大きくなっている。ス
トレージノード８上には誘電膜９が形成され、誘電膜９
上にはセルプレート１０が形成される。セルプレート１
０はプラグ１８の近傍にまで延在し、プラグ１８とは絶
縁膜よりなるサイドウオール１９を介して電気的に遮断
されている。

ストレージノード８．誘電膜９およびセルプレート１０
がキャパシタ８０を構成する。

キャパシタ８０上には絶縁膜１７が形成される。

絶縁膜１７上にはプラグ１８に電気的に接続された引出
電極３１が形成される。また、絶縁膜１７上には酸化膜
３２が形成され、酸化膜３２上には引出電極３１に電気
的に接続されたビット線１２が形成される。ビット線１
２は、垂直方向に延びるプラグ１８に接続されていて、
第６図に示す従来例のように傾斜部分５０がないので、
２つの隣接するメモリセルを短い距離間隔で配置するこ
とができる。したがって、第１図に示す構造は高密度化
、高集積化に適している。

第２八図ないし第２Ｌ図は第１図に示すＤＲＡＭの製造
方法を説明するための工程断面図である。

次に、第２Ａ図ないし第２Ｌ図を参照して、この発明の
第１の実施例の製造方法について説明する。

第２Ａ図を参照して、たとえばＰ型のシリコン基板１の
主面側全体を熱酸化し、酸化膜２１を形成する。次に、
該酸化膜２１上に不純物をドーピングした多結晶シリコ
ン膜２２を形成する。次に、該多結晶シリコン膜２２上
にＣＶＤ法を用いて、酸化膜２３を形成する。次に、フ
ォトレジスト膜２４を塗布し、所定領域だけを露光し、
現像して素子分離領域のみにフォトレジスト膜２４を残
存させる。

次に、第２Ｂ図を参照して、フォトレジスト膜２４をマ
スクとしてエツチングを行ない、分離領域にのみ上記３
層の膜２１．２２．２３を残す。

次に、第２Ｃ図を参照して、ＣＶＤ法を用いて、全面に
酸化膜２５を形成する。次に、第２Ｄ図を参照して、異
方性エツチングを行なうことによって、上記３層膜の側
壁にのみサイドウオール２６を残存させる。これによっ
て、スイッチング素子を利用した分離領域２０が形成さ
れる。

次に、第２Ｅ図を参照して、分離領域２０の酸化膜２３
上および分離領域２０て囲まれた半導体基板１表面に酸
化膜３を形成する。続いて、たとえばＣＶＤ法により不
純物のドープされたポリシリコン膜４１を堆積し、その
上にスパッタ法により高融点金属膜４２を堆積した後、
たとえばＣＶＤ法によってたとえば酸化膜５１を堆積す
る。

次に、フォトリソグラフィ法を用いて所定領域にフォト
レジスト膜２７を形成し、フォトレジト膜２７をマスク
として酸化膜５１．高融点金属膜４２、ポリシリコン膜
４１および酸化膜３にエツチングを施す。これによって
、第２Ｆ図に示すよう１こ、アクセストランジスタ７０
のゲートンに極４ａが形成されるとともに、隣接するメ
モリセルのワード線４ｂが形成される。次に、このゲー
ト電極４ａおよび分離領域２０をマスクとして半導体基
板１表面に不純物をイオン注入する。これにょって、低
濃度の不純物領域６ａおよび６ｂが形成される。

次に、第２Ｇ図を参照して、半導体基板１の全面に、た
とえばＣＶＤ法により酸化膜等の絶縁膜５２を堆積する
。次に、第２Ｈ図を参照して、異方性エツチングにより
、不純物領域６ａ、６ｂ上の絶縁膜を除去する。これに
より、ゲート電極４ａ側壁に絶縁膜のサイドウオール５
が形成される。

次に、全面に多結晶シリコン膜を形成する。次に、該多
結晶シリコン膜をフォトリソグラフィ法およびエツチン
グ法を用いて所定の形状にバターニングする。これによ
り、第２Ｉ図に示すように、不純物領域６ａに電気的に
接続され、かつ隣接する２つのゲート電極４ａの対向す
るサイドウオール５上に延びるパッド３０ａと、不純物
領域６ｂに電気的に接続され、かつサイドウオール５上
および分離領域２０上に延びるパッド３０ｂが形成され
る。次に、Ａｓ等の高濃度の不純物イオンを不純物領域
６ａ、６ｂに一部オーバラツプして注入して、熱処理（
たとえば９００℃、３０分）を施し、活性化を行なう。

これにより、ソース・ドレイン領域となる不純物領域６
ａ、７ａおよび６ｂ、７ｂが形成される。

次に、第２Ｊ図を参照して、ＣＶＤ法を用いて、絶縁膜
１１を基板全体に形成する。次に、第２に図を参照して
、バターニングによって、開０部１６を設ける。このと
き、パッド３０ｂは不純物領域６ｂ、７ｂ、ゲート電極
４ａのサイドウオールおよびワード線４ｂのサイドウオ
ールがエツチングされるのを防止する役割を果たす。次
に、多結晶シリコンを基板全体に形成し、次に、フォト
リソグラフィ法およびエツチング法を用い、バターニン
グを行ない、ストレージノード８を形成する。

次に、第２Ｌ図を参照して、熱酸化により、ストレージ
ノード８の全表面を熱酸化して、酸化膜からなる誘電膜
９を形成させる。次に、誘電膜９および絶縁膜１１を覆
うようにして、多結晶シリコンからなるセルプレート１
ｏを形成する。

次に、セルプレート１０上に絶縁膜１７を形成し、絶縁
膜１７上にレジスト膜１３を形成する。

次に、フォトリソグラフィ法を用いて、レジスト膜】３
に開口部１５を形成し、絶縁膜１７の一部を露出させる
。次に、レジスト膜１３をマスクとして、異方性エツチ
ング法を用い、開口部１５下に位置する絶縁膜１７．セ
ルプレート１０および絶縁膜１１を一括して除去する。

このとき、バッド３０ａは不純物領域６ａ、７ａおよび
ゲート電極４ａのサイドウオール５がエツチングされる
のを防止する役割を果たす。次に、ＣＶＤ法を用い、基
板全体に酸化膜を形成し、異方性エツチングにより、開
口部１５の側面に露出したセルプレート１０の端部を覆
うようにサイドウオール１９（第１図）を形成する。

その後、開口部１５におけるバッド３０ａ上にのみ選択
的にタングステンからなるプラグ１８を形成する。最後
に、ポリシリコンからなる引出電極３１をバターニング
により形成し、次に、ＣＶＤ法を用いて、酸化膜３２を
形成し、ポリシリコン引出電極３１上に開口部を設けた
後、たとえばタングステンシリサイドからなるビット線
１２を形成する。

第６図に示す従来例の場合には、セルプレート１０のバ
ターニングと絶縁膜１１のバターニングとは別工程であ
るので、別々のマスクが必要であったが、上述のように
、この実施例では、絶縁膜１７、セルプレート１０．絶
縁膜１１を同時にエツチングするようにしたので、これ
らをエツチングするのに必要なマスクは１つである。

上述の実施例の特徴は、次のとおりである。

（ａ）　　素子分離方法として静電遮蔽電極２２を用い
ている。静電遮蔽電極２２は通常のＭＯＳ（Ｍｅｔａｌ
　　０ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）ｈラ
ンジスタと同様、絶縁膜に包まれ所定電圧が印加される
。これにより、互いに隣接する不純物領域間にチャンネ
ルが形成されて導通するのを防止している。

（ｂ）　　不純物領域６ａ、６ｂ、７ａ、７ｂおよび不
純物領域の側部に位置するゲート電極４ａのサイドウオ
ール５に接してバッド３０ａ、３０ｂが設けられている
。バッド３０ａ、３０ｂはコンタクトホールを設けると
きに、サイドウオールがエツチングされるのを防止する
。

（ｃ）　　キャパシタ８０は大きな容量を有するように
その表面積が大きい形状となっている。

（ｄ）　　セルプレート１０がプラグ１８の近傍にまで
延在している。

（ｅ）　　開口部１５の側面には、サイドウオール１９
が形成され、ビット線１２に接続されたタングステンプ
ラグ１８とセルプレート１０とが短絡するのを防いでい
る。

（ｆ）　　ビット線１２は、不純物領域６ａ、７ａに垂
直方向に延びるプラグ１８を介して電気的に接続される
。従来例のように、ビット線の傾斜部がないので、隣接
する２つのメモリセルを短い間隔で配置することができ
る。以上のことから、微細化されたメモリセルを形成す
ることができ、高集積化されたＤＲＡＭを提供すること
ができる。

第３図はこの発明の第２の実施例のＤＲＡＭを示す断面
図である。第３図を参照して、ストレージノード８はゲ
ート電極４ａ上から不純物領域６ｂ、７ｂ上を紅で静電
遮蔽電極２２の上を通るワード線４ｂ上にまで延在して
いる。さらに、その一部は鉛直方向に延びた立壁部８１
を有している。

立壁部８１においてその内壁部８ａ、外壁部８ｂ双方と
もキャパシタとして用いられる。したがって、ストレー
ジノード８の表面積は飛躍的に増大する。ゲート電極４
ａ上には窒化膜９１ａが形成され、ワード線４ｂ上には
窒化膜９１ｂが形成される。窒化膜９１ａ、９１ｂは後
で説明するが、ゲート電極上およびワード線上の絶縁膜
がエツチングされるのを防止する役割を果たす。

次に、第４Ａ図ないし第４Ｊ図を参照して、第３図に示
すＤＲＡＭのメモリセルの製造工程について説明する。

なお、第４Ａ図より前の工程は、第２Ａ図ないし第２Ｈ
図に示す工程と同様であるので、説明を省略する。

第４Ａ図を参照して、ゲート電極４ａのサイドウオール
５が形成された後、サイドウオール５をマスクとして高
濃度の不純物イオンを注入する。

これにより、ゲート電極４ａ間とゲート電極４ａと静電
遮蔽電極２２との間の半導体基板１の表面には、高濃度
の不純物領域７ａ、７ｂが形成される。同時に、ＬＤＤ
構造が構成される。次に、半導体基板１の表面上の全面
に減圧ＣＶＤ法により窒化膜を形成し、該窒化膜をフォ
トリソグラフィ法およびエツチング法を用いて所定の形
状にパタニングする。これにより、一方のゲート電極４
ａ上から不純物領域６ａ、２ａ上を経て、他方のゲート
７［Ｓ極４ａ上にまで延在する窒化膜９１ａと、ワード
線４ｂ上および静電遮蔽電極２２上に延在する窒化膜９
１ｂが得られる。

次に、第４Ｂ図を参照して、半導体基板１表面上の全面
に減圧ＣＶＤ法を用いて多結晶シリコン層を形成し、該
多結晶シリコン層をフォトリソグラフィ法およびエツチ
ング法を用いて所定の形状にバターニングする。これに
より、ゲート電極４ａとワード線４ｂとの間の不純物領
域６ｂ、７ｂに接続されたパッド３０ｂが形成される。

パッド３０ｂはその両端部が窒化膜９１ａ、９１ｂに乗
り上げるような形状になっている。

次に、第４Ｃ図を参照して、窒化膜９１ａ、９１ｂおよ
びパッド３０ｂの上面にＣＶＤ法を用いて膜厚が厚くか
つ平坦な絶縁膜１７１を形成する。

絶縁膜１７１の膜厚は、この後工程で形成されるストレ
ージノード８の立壁部８１の高さを規定する。次に、絶
縁膜１７１上にフォトレジスト膜を塗布し、これを所定
の形状にバターニングし、フォトレジスト膜４４をマス
クとして絶縁膜１７１をエツチングする。これにより、
パッド３０ｂ上の絶縁膜１７１には開口部１６が形成さ
れる。

次に、第４Ｄ図を参照して、減圧ＣＶＤ法を用いて多結
晶シリコン層４５を絶縁膜１７１の表面上および開口部
１６の内部に形成する。

次に、第４Ｅ図を参照して、多結晶シリコン層４５を異
方性エツチングにより選択的に除去する。

これにより、絶縁膜１７１の平坦な表面上およびパッド
３０ｂの上面に形成された多結晶シリコン層４５が選択
的に除去され、開口部１６の内側面に形成された多結晶
シリコン層４５が残される。

この工程により、ストレージノード８あるいはバラド３
０ｂと一体化したストレージノードの立壁部８１が形成
される。

次に、窒化膜９１ａ、９１ｂをマスクとして絶縁膜１７
１を全面的に除去する。除去後の状態を第４Ｆ図に示す
。窒化膜９１ａ、９１ｂはゲート電極４ａ、　ワード線
４ｂ上の絶縁膜がエツチングされないように保護する。

次に、立壁部８１を有するストレージノード８に斜め回
転で不純物を注入する。

次に、第４Ｇ図を参照して、減圧ＣＶＤ法を用いて窒化
膜を全面に形成し、その後、半導体基板１を酸素雰囲気
中で熱処理し、形成された窒化膜の一部を酸化させ、窒
化膜と酸化膜の複合膜からなる誘電膜９を形成する。こ
の誘電膜９はストレージノード８の表面を完全に覆いか
つ窒化膜９１ａ　　９１ｂ上に延在するように形成され
る。その後、減圧ＣＶＤ法を用いて、誘電膜９上にセル
ラ１ノートとなる多結晶シリコン層１０を形成する。

次に、多結晶シリコン層１０上にＣＶＤ法により膜厚の
厚いかつ平坦な層間絶縁膜１７を形成する。

次に、第４Ｈ図を参照して、層間絶縁膜１７上にフォト
レジスト膜４６を形成する。次に、ハタニングを行なっ
てレジスト膜４６の不純物領域６ａ、７ａ上に位置する
部分に開口部１５を形成し、層間絶縁膜１７の表面の一
部を露出させる。

次に、レジスト膜４６をマスクとして異方性エツチング
法を用いて、開口部１５のドに位置する絶縁膜１７．多
結晶シリコン層１０．誘電膜９および窒化膜９１ａを一
括して除去する。

次に、第４Ｉ図を参照して、ＣＶＤ法を用いて、層間絶
縁膜１７上および開口部１５の内部に絶縁膜４７を形成
し、異方性エツチング法を用いて、層間絶縁膜１７上の
絶縁膜４７を除去し、開口部１５の内側壁にサイドウオ
ール１９を残す。次に、サイドウオール１９で被覆され
た開口部１５内に不純物領域６ａ、７ａと接続するよう
にタングステンからなるプラグ１８を形成する。次に、
プラグ１８に接続するように導電膜からなるビット線１
２を形成する。このような工程により第３図に示す構造
のＤＲＡＭのメモリセルが得られる。

第５図は第２の実施例の変形例を示す図である。

第５図に示すＤＲＡＭでは、第３図に示すものと異なり
、窒化膜９１ａ、９１ｂかストレージノート８の一部を
なすバッド３０ｂ上に乗り上げるようにして形成されて
いる。この構造は、バッド３ｏｂを窒化膜９１．ａ、９
］、ｂよりも先にバターニングすること、つまり第４Ａ
図に示す工程と第４Ｂ図に示す工程とを逆にすることに
より得られる。

なお、上述の実施例では、素子分離にゲート酸化膜と静
電遮蔽電極とをｒ了するトランジスタを利用したが、こ
れはＬＯＧＯ３／Ａｉ４’ｌＥでもよく、また、トレン
チを形成して酸化膜を埋込んだトレンチ分離でもよい。

また、上述の実施例では、トランジスタのソース・ドレ
インにＬ　Ｄ　Ｄ　ｔＭ造を用いたが、これはシングル
のソース・ドレインでもよく、また、ＤＤＤトランジス
タあるいはゲートオーパラツブトランジスタその他トラ
ンジスタとして働けばどのような（＆造のものでもよく
、上述の実施例と同様の効果を奏する。

さらに、上述の実施例では、ｎチャネルトランジスタを
用いたが、ｐチャンネルでもよく、この場合、基板はｎ
型を用い、ソース・ドレイン領域を形成するための不純
物には、たとえば硼素を用いる。

［発明の効果〕 以上のように、この発明によれば、セルプレートの開口
部を、ビット線と直接接続するための開口部と同時に設
けることにより、重ね合わせおよび加工におけるマージ
ンが必要でなく、キャパシタの面積をより大きくとるこ
とができる。また、マスクの枚数を１枚減らすことによ
り、プロセスの簡便化も実現することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例のＤ　ＲＡ　Ｍの断面
図である。第２Ａ図ないし第２Ｌ図は第１図に示すＤＲ
ＡＭの製造方法を説明するための工程断面図である。第
３図はこの発明の第２の実施例のＤＲＡＭを示す断面図
である。第４八図ないし第４１図は第３図に示すＤＲＡ
Ｍの製造方法を示す工程断面図である。第５図は第２の
実施例の変形例を示す図である。第６図は従来の半導体
記憶装置の断面図である。 図において、１は半導体基板、３はゲート絶縁膜、４ａ
はゲート電極、５はサイドウオール、６ａ＋　　６　ｂ
＋　７　ａ　＋　　７　ｂは不純物領域、８はストレー
ジノード、９は誘電膜、１０はセルプレート、１１およ
び１７は絶縁膜、１２はビット線、１８はプラグ、１９
はサイドウオール、２０は分離領域、２２は静電遮蔽電
極、３０ａ、３０ｂはパッド、６０はメモリセル、７０
はアクセストランジスタ、８０はキャパシタを示す。 なお、図中、同一符号は同一または相当する部分を示す
。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板表面に間隔を隔てて形成された２つの
   不純物領域と、前記２つの不純物領域の間に位置し前記
   半導体基板の表面上に第１の絶縁膜を介して形成された
   導電膜とを含むスイッチング素子、 前記スイッチング素子の前記不純物領域のいずれか一方
   領域に接続された第１の電極層と、前記第１の電極層に
   接して形成された誘電膜と、前記誘電膜に接して形成さ
   れた第２の電極層とを含む信号保持用受動素子、 前記スイッチング素子と前記信号保持用受動素子とを覆
   うように形成された第２の絶縁膜、および 前記第２の絶縁膜上に延在し、かつ前記不純物領域の他
   方領域に電気的に接続された信号入出力用導電層を有す
   る単位記憶回路を複数個配列して形成した記憶領域を含
   む半導体記憶装置において、前記第２の絶縁膜には、前
   記不純物領域の他方領域から前記信号入出力用導電層に
   至る開口部が形成され、 前記信号保持用受動素子の前記第２の電極層は、前記第
   ２の絶縁膜の開口部側面にまで延在していることを特徴
   とする、半導体記憶装置。
2. （２）半導体基板表面の予め定める領域に素子分離領域
   を形成するステップと、 前記素子分離領域で囲まれた前記半導体基板表面にゲー
   ト絶縁膜およびゲート電極を含む２つのスイッチング素
   子を間を隔てて形成するステップと、 前記２つのスイッチング素子間および前記スイッチング
   素子と前記素子分離領域との間の前記半導体基板表面に
   不純物領域を形成するステップと、前記２つのスイッチ
   ング素子の一方から他方までの領域を被覆する第１の絶
   縁膜を形成するステップと、 前記スイッチング素子と前記素子分離領域との間の前記
   第１の絶縁膜に開口部を形成するステップと、 前記開口部の前記不純物領域上に少なくとも一部が接し
   、かつ前記第１の絶縁膜上に延在する第１の電極層を形
   成するステップと、 前記第１の電極層上に誘電体層を形成するステップと、 前記誘電体層および前記第１の絶縁膜上に第２の電極層
   を形成するステップと、 前記第２の電極層上に第２の絶縁膜を形成するステップ
   と、 前記２つのスイッチング素子間の領域をエッチング除去
   して、前記第２の絶縁膜、前記第２の電極層および前記
   第１の絶縁膜を貫く開口部を形成するステップとを含む
   、半導体記憶装置の製造方法。