JPH04199676A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH04199676A JPH04199676A JP2332082A JP33208290A JPH04199676A JP H04199676 A JPH04199676 A JP H04199676A JP 2332082 A JP2332082 A JP 2332082A JP 33208290 A JP33208290 A JP 33208290A JP H04199676 A JPH04199676 A JP H04199676A
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置に関し、特に、ＭＯＳダイ
ナミックＲＡＭに適用して好適なものである。
ナミックＲＡＭに適用して好適なものである。
スタックトキャパシタセル（ｓｔａｃｋｅｄ ｃａｐａ
ｃｉｔ。
ｃｉｔ。
ｒｃｅｌｌ）を用いた従来のＭＯＳダイナミックＲＡＭ
の一例を第４図に示す。この従来のＭＯＳダイナミック
ＲＡＭの製造方法を説明すると次の通りである。
の一例を第４図に示す。この従来のＭＯＳダイナミック
ＲＡＭの製造方法を説明すると次の通りである。
即ち、まず、第４図に示すように、予め素子分離か行わ
れた例えばｐ型のシリコン基板１０１上にゲート酸化膜
１０２を介してワード線ＷＬ’を形成する。次に、この
ワード線ＷＬ’をマスクとして例えばヒ素のようなｎ型
不純物をシリコン基板１０１中に高濃度にイオン注入し
た後、注入不純物の拡散及び電気的活性化のための熱処
理を行うことにより、ワード線ＷＬ’に対して自己整合
的にｎ＋型のソース領域１０３及びドレイン領域１０４
を形成する。ワード線ＷＬ’からなるゲ−ト電極と、こ
れらのソース領域１０３及びドレイン領域１０４とによ
り、アクセストランジスタとしてのｎチャネルＭＯＳト
ランジスタが形成される。
れた例えばｐ型のシリコン基板１０１上にゲート酸化膜
１０２を介してワード線ＷＬ’を形成する。次に、この
ワード線ＷＬ’をマスクとして例えばヒ素のようなｎ型
不純物をシリコン基板１０１中に高濃度にイオン注入し
た後、注入不純物の拡散及び電気的活性化のための熱処
理を行うことにより、ワード線ＷＬ’に対して自己整合
的にｎ＋型のソース領域１０３及びドレイン領域１０４
を形成する。ワード線ＷＬ’からなるゲ−ト電極と、こ
れらのソース領域１０３及びドレイン領域１０４とによ
り、アクセストランジスタとしてのｎチャネルＭＯＳト
ランジスタが形成される。
次に、全面に層間絶縁膜１０５を形成した後、この層間
絶縁膜１０５及びゲート酸化膜１０２の所定部分をエツ
チング除去してコンタクトホールＣ′を形成する。次に
、不純物がドープされた多結晶シリコン膜からなる下部
電極（電荷蓄積層）１０６、誘電体膜１０７及び不純物
かドープされた多結晶シリコン膜からなる上部電極（セ
ルプレート）１０８を形成してスタックトキャパシタを
形成する。
絶縁膜１０５及びゲート酸化膜１０２の所定部分をエツ
チング除去してコンタクトホールＣ′を形成する。次に
、不純物がドープされた多結晶シリコン膜からなる下部
電極（電荷蓄積層）１０６、誘電体膜１０７及び不純物
かドープされた多結晶シリコン膜からなる上部電極（セ
ルプレート）１０８を形成してスタックトキャパシタを
形成する。
ここで、下部電極１０６は、コンタクトホールＣ′を通
じてドルイン領域１０４に接続されている。また、この
下部電極１０６とアクセストランジスタのゲート電極を
構成するワード線ＷＬ’ との間の電気的絶縁は層間絶
縁膜１０５により行われる。
じてドルイン領域１０４に接続されている。また、この
下部電極１０６とアクセストランジスタのゲート電極を
構成するワード線ＷＬ’ との間の電気的絶縁は層間絶
縁膜１０５により行われる。
上述の従来のＭＯＳダイナミックＲＡＭの製造方法にお
いては、スタックトキャパシタの下部電極１０６は、多
結晶Ｓｉ膜を全面に形成し、この多結晶シリコン膜に不
純物をドープした後、この多結晶Ｓ１膜を反応性イオン
エツチング（ＲＩＥ）法により基板表面に対して垂直方
向に異方性エツチングすることにより形成される。とこ
ろが、この多結晶シリコン膜は、ワード線ＷＬ’による
大きな段差が表面に存在する層間絶縁膜１０５上に形成
されているため、この多結晶シリコン膜をＲＩＥ法によ
り異方性エツチングした場合、この段差部でエツチング
残りか生じる。その結果、隣接するメモリセルの下部電
極１０６同士かショートしてしまうという問題があった
。
いては、スタックトキャパシタの下部電極１０６は、多
結晶Ｓｉ膜を全面に形成し、この多結晶シリコン膜に不
純物をドープした後、この多結晶Ｓ１膜を反応性イオン
エツチング（ＲＩＥ）法により基板表面に対して垂直方
向に異方性エツチングすることにより形成される。とこ
ろが、この多結晶シリコン膜は、ワード線ＷＬ’による
大きな段差が表面に存在する層間絶縁膜１０５上に形成
されているため、この多結晶シリコン膜をＲＩＥ法によ
り異方性エツチングした場合、この段差部でエツチング
残りか生じる。その結果、隣接するメモリセルの下部電
極１０６同士かショートしてしまうという問題があった
。
上述のエツチング残りを防止しようとして、ＲＩＥ法に
よる異方性エツチングを行った後に等方性エツチングを
追加すると、横方向（基板表面に対して平行な方向）の
エツチングにより、下部電極１０６の面積が減少してし
まうため、スタックトキャパシタの蓄積電荷量か減少し
、ソフトエラーが発生し易くなるという問題があった。
よる異方性エツチングを行った後に等方性エツチングを
追加すると、横方向（基板表面に対して平行な方向）の
エツチングにより、下部電極１０６の面積が減少してし
まうため、スタックトキャパシタの蓄積電荷量か減少し
、ソフトエラーが発生し易くなるという問題があった。
そこで、本発明は、隣接するメモリセルの下部電極同士
のショートを防止することができるＭＯＳ型半導体装置
を提供することを目的とする。
のショートを防止することができるＭＯＳ型半導体装置
を提供することを目的とする。
本発明の他の目的は、ソフトエラーが発生し難いＭＯＳ
型半導体装置を提供することである。
型半導体装置を提供することである。
上記課題を解決するために、本発明は、１個のＭＯＳト
ランジスタと１個のスタックトキャパシタとにより構成
されるメモリセルを有するＭＯＳ型半導体装置において
、上記ＭＯ３Ｉ−ランジスタのゲート電極と上記スタッ
クトキャパシタの下部電極との間の層間絶縁膜が、少な
くとも、上記ゲート電極を覆うように形成された第１の
層間絶縁膜と、上記第１の層間絶縁膜上に形成された、
表面が平坦な第２の層間絶縁膜とからなり、上記第２の
層間絶縁膜のうちの上記下部電極に対応する部分に上記
下部電極よりも寸法が小さい開口が形成され、上記下部
電極の端部が上記開口の周辺部の上記第２の層間絶縁膜
上に延在している。
ランジスタと１個のスタックトキャパシタとにより構成
されるメモリセルを有するＭＯＳ型半導体装置において
、上記ＭＯ３Ｉ−ランジスタのゲート電極と上記スタッ
クトキャパシタの下部電極との間の層間絶縁膜が、少な
くとも、上記ゲート電極を覆うように形成された第１の
層間絶縁膜と、上記第１の層間絶縁膜上に形成された、
表面が平坦な第２の層間絶縁膜とからなり、上記第２の
層間絶縁膜のうちの上記下部電極に対応する部分に上記
下部電極よりも寸法が小さい開口が形成され、上記下部
電極の端部が上記開口の周辺部の上記第２の層間絶縁膜
上に延在している。
上述のように構成した本発明のＭＯＳ型半導体装置では
、表面か平坦な第２の層間絶縁膜上に下部電極の端部を
延在させているので、この下部電極を形成するためのエ
ツチングをＲＩＥ法により行ってもエツチング残りか生
じなくなる。従って、隣接するメモリセルの下部電極同
士のショートを防止することかてきる。
、表面か平坦な第２の層間絶縁膜上に下部電極の端部を
延在させているので、この下部電極を形成するためのエ
ツチングをＲＩＥ法により行ってもエツチング残りか生
じなくなる。従って、隣接するメモリセルの下部電極同
士のショートを防止することかてきる。
また、エツチング残りを防止するために等方性エツチン
グを追加する必要がなくなるので、横方向エツチングに
より下部電極の面積が減少することがなくなる。このた
め、スタックトキャパシタの蓄積電荷量の減少を防止す
ることができる。更に、下部電極の面積は、第２の層間
絶縁膜の開口の側壁の面積分だけ従来に比べて増加する
ので、スタックトキャパシタの蓄積電荷量を増加させる
ことができる。これによって、ソフトエラーが発生し難
くなる。
グを追加する必要がなくなるので、横方向エツチングに
より下部電極の面積が減少することがなくなる。このた
め、スタックトキャパシタの蓄積電荷量の減少を防止す
ることができる。更に、下部電極の面積は、第２の層間
絶縁膜の開口の側壁の面積分だけ従来に比べて増加する
ので、スタックトキャパシタの蓄積電荷量を増加させる
ことができる。これによって、ソフトエラーが発生し難
くなる。
以下、本発明の実施例を第１図〜第３図を参照して説明
する。
する。
第１図は本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭを示す。
ＡＭを示す。
同図に示すように、この実施例においては、例えばｐ型
のシリコン基板１の表面に例えば二酸化シリコン膜のよ
うなフィールド酸化膜（図示せず）が形成され、これに
よって素子分離が行われている。このフィールド酸化膜
で囲まれた活性領域の表面には、例えば膜厚が１００〜
３００人程度の二酸形成リコン膜のようなゲート酸化膜
２が形成されている。
のシリコン基板１の表面に例えば二酸化シリコン膜のよ
うなフィールド酸化膜（図示せず）が形成され、これに
よって素子分離が行われている。このフィールド酸化膜
で囲まれた活性領域の表面には、例えば膜厚が１００〜
３００人程度の二酸形成リコン膜のようなゲート酸化膜
２が形成されている。
ＷＬはワード線を示す。このワード線ＷＬは、例えばリ
ンやヒ素のような不純物か例えば１０’９〜１０”１０
１１程度の濃度にドープされた例えば膜厚か１５００〜
５０００人程度の多結晶シ形成ン膜や、この不純物かド
ープされた多結晶シリコン膜上に例えばタングステンシ
リサイド膜のような高融点金属シリサイド膜を重ねたポ
リサイド膜などにより形成される。
ンやヒ素のような不純物か例えば１０’９〜１０”１０
１１程度の濃度にドープされた例えば膜厚か１５００〜
５０００人程度の多結晶シ形成ン膜や、この不純物かド
ープされた多結晶シリコン膜上に例えばタングステンシ
リサイド膜のような高融点金属シリサイド膜を重ねたポ
リサイド膜などにより形成される。
シリコン基板１中には、ワードＭＷＬに対して自己整合
的に例えばｎ°型のソース領域３及びドレイン領域４が
形成されている。これらのソース領域３及びドレイン領
域４の表面濃度は、例えば１０ ” 〜１０ ”／ｃｒ
ｆＩ程度である。ワード線ＷＬからなるゲート電極とこ
れらのソース領域３及びドレイン領域４とにより、アク
セストランジスタとしてのｎチャネルＭＯ３トランジス
タか形成されている。
的に例えばｎ°型のソース領域３及びドレイン領域４が
形成されている。これらのソース領域３及びドレイン領
域４の表面濃度は、例えば１０ ” 〜１０ ”／ｃｒ
ｆＩ程度である。ワード線ＷＬからなるゲート電極とこ
れらのソース領域３及びドレイン領域４とにより、アク
セストランジスタとしてのｎチャネルＭＯ３トランジス
タか形成されている。
図中、５は第１の層間絶縁膜を示す。この第１の層間絶
縁膜５としては、例えば膜厚が１０００〜２０００人程
度の二酸化シ形成ン膜を用いることかできる。
縁膜５としては、例えば膜厚が１０００〜２０００人程
度の二酸化シ形成ン膜を用いることかできる。
この第１の層間絶縁膜５上には、表面か平坦な第２の層
間絶縁膜６が形成されている。この第２の層間絶縁膜６
としては、例えば、第１の層間絶縁膜５に対して選択エ
ツチング可能でしかもリフローを行わせることが可能な
ものが用いられる。
間絶縁膜６が形成されている。この第２の層間絶縁膜６
としては、例えば、第１の層間絶縁膜５に対して選択エ
ツチング可能でしかもリフローを行わせることが可能な
ものが用いられる。
具体的には、この第２の層間絶縁膜６としては、例えば
膜厚カ月０００〜５０００形成度のリン又はホウ素かド
ープされた二酸化シリコン膜（リンシリケートガラス膜
、ホウ素シリケートガラス膜、ホウ素リンシリケートガ
ラス膜など）を用いることができる。ここで、リンがド
ープされた二酸化シリコン膜中のリン濃度はＰ２Ｏ５濃
度に換算して例えば５〜１６重量％、ホウ素かドープさ
れた二酸化シリコン膜中のホウ素濃度はＢ２０．濃度に
換算して例えば５〜１５重量％程度である。ここで、こ
の第２の層間絶縁膜６には、後述の下部電極７に対応す
る部分に、この下部電極７よりも寸法が小さく、従って
面積が小さい開口６ａが形成されている。
膜厚カ月０００〜５０００形成度のリン又はホウ素かド
ープされた二酸化シリコン膜（リンシリケートガラス膜
、ホウ素シリケートガラス膜、ホウ素リンシリケートガ
ラス膜など）を用いることができる。ここで、リンがド
ープされた二酸化シリコン膜中のリン濃度はＰ２Ｏ５濃
度に換算して例えば５〜１６重量％、ホウ素かドープさ
れた二酸化シリコン膜中のホウ素濃度はＢ２０．濃度に
換算して例えば５〜１５重量％程度である。ここで、こ
の第２の層間絶縁膜６には、後述の下部電極７に対応す
る部分に、この下部電極７よりも寸法が小さく、従って
面積が小さい開口６ａが形成されている。
図中、７はスタックトキャパシタの下部電極（電荷蓄積
層）を示す。この下部電極７は、例えばリンやヒ素のよ
うな不純物が１０１９〜１０”／ｄ程度の濃度にドープ
された例えば膜厚が５００〜３０００人程度の多結晶形
成コン膜により形成される。ここで、この下部電極７は
、ゲート酸化膜２及び第１の層間絶縁膜５に形成された
コンタクトホールＣを通じてアクセストランジスタのド
レイン領域４に接続されている。また、この下部電極７
は、第２の層間絶縁膜６の開口６ａの内部における第１
の層間絶縁膜５の表面と、この間口６ａの側壁と、この
間口６ａの周辺部の第２の層間絶縁膜６の平坦な表面と
に沿って形成されており、その端部はこの第２の層間絶
縁膜６上に延在している。
層）を示す。この下部電極７は、例えばリンやヒ素のよ
うな不純物が１０１９〜１０”／ｄ程度の濃度にドープ
された例えば膜厚が５００〜３０００人程度の多結晶形
成コン膜により形成される。ここで、この下部電極７は
、ゲート酸化膜２及び第１の層間絶縁膜５に形成された
コンタクトホールＣを通じてアクセストランジスタのド
レイン領域４に接続されている。また、この下部電極７
は、第２の層間絶縁膜６の開口６ａの内部における第１
の層間絶縁膜５の表面と、この間口６ａの側壁と、この
間口６ａの周辺部の第２の層間絶縁膜６の平坦な表面と
に沿って形成されており、その端部はこの第２の層間絶
縁膜６上に延在している。
図中、８はスタックトキャパシタの誘電体膜を示す。こ
の誘電体膜８としては、例えは、膜厚か５〜２０人程度
形成酸化シリコン膜と、膜厚が５０〜１００人程度の窒
形成リコン膜と、膜厚が５〜２０人程度形成酸化シリコ
ン膜との三層膜（ＯＮＯ膜）を用いることかできる。更
に、９はスタックトキャパシタの上部電極（セルプレー
ト）を示す。この上部電極９は、例えばリンやヒ素のよ
うな不純物カ月０２０〜１０２１／ａｌ程度の濃度にド
ープされた例えば膜厚が１０００〜３０００人程度の多
結晶シ形成ン膜により形成される。そして、この上部電
極９と誘電体膜８と下部電極７とにより、スタックトキ
ャパシタが形成されている。
の誘電体膜８としては、例えは、膜厚か５〜２０人程度
形成酸化シリコン膜と、膜厚が５０〜１００人程度の窒
形成リコン膜と、膜厚が５〜２０人程度形成酸化シリコ
ン膜との三層膜（ＯＮＯ膜）を用いることかできる。更
に、９はスタックトキャパシタの上部電極（セルプレー
ト）を示す。この上部電極９は、例えばリンやヒ素のよ
うな不純物カ月０２０〜１０２１／ａｌ程度の濃度にド
ープされた例えば膜厚が１０００〜３０００人程度の多
結晶シ形成ン膜により形成される。そして、この上部電
極９と誘電体膜８と下部電極７とにより、スタックトキ
ャパシタが形成されている。
次に、上述のように構成したこの実施例によるＭＯＳダ
イナミックＲＡＭの製造方法を第２図Ａ〜第２図Ｃを参
照して説明する。
イナミックＲＡＭの製造方法を第２図Ａ〜第２図Ｃを参
照して説明する。
まず、第２図Ａに示すように、シリコン基板１の表面に
例えばＬＯＣＯ３法によりフィールド酸化膜（図示せず
）を形成して素子分離を行った後、このフィールド酸化
膜で囲まれた活性領域の表面に熱酸化法によりゲート酸
化膜２を形成する。
例えばＬＯＣＯ３法によりフィールド酸化膜（図示せず
）を形成して素子分離を行った後、このフィールド酸化
膜で囲まれた活性領域の表面に熱酸化法によりゲート酸
化膜２を形成する。
次に、例えばＣＶＤ法により全面に一層目の多結晶シリ
コン膜を形成し、この多結晶シリコン膜にリンやヒ素や
ホウ素のような不純物をイオン注入法や熱拡散法により
ドープして低抵抗化した後、この多結晶シリコン膜をエ
ツチングによりバターニングしてワード線ＷＬを形成す
る。なお、このワード線ＷＬをポリサイド膜により形成
する場合には、上述の不純物かドープされた多結晶シリ
コン膜上にスパッタ法やＣＶＤ法により例えばタングス
テンシリサイド膜のような高融点金属シリサイド膜を形
成した後に、これらの高融点金属シリサイド膜及び多結
晶シリコン膜をバターニングする。
コン膜を形成し、この多結晶シリコン膜にリンやヒ素や
ホウ素のような不純物をイオン注入法や熱拡散法により
ドープして低抵抗化した後、この多結晶シリコン膜をエ
ツチングによりバターニングしてワード線ＷＬを形成す
る。なお、このワード線ＷＬをポリサイド膜により形成
する場合には、上述の不純物かドープされた多結晶シリ
コン膜上にスパッタ法やＣＶＤ法により例えばタングス
テンシリサイド膜のような高融点金属シリサイド膜を形
成した後に、これらの高融点金属シリサイド膜及び多結
晶シリコン膜をバターニングする。
次に、このワード線ＷＬをマスクとしてシリコン基板１
中に例えばヒ素のようなｎ型不純物を高濃度にイオン注
入した後、注入不純物の拡散及び電気的活性化のための
熱処理を行う。これによって、例えばｎ＋型のソース領
域３及びドレイン領域４かワード線ＷＬに対して自己整
合的に形成される。
中に例えばヒ素のようなｎ型不純物を高濃度にイオン注
入した後、注入不純物の拡散及び電気的活性化のための
熱処理を行う。これによって、例えばｎ＋型のソース領
域３及びドレイン領域４かワード線ＷＬに対して自己整
合的に形成される。
次に、例えばＣＶＤ法により全面に第１の層間絶縁膜５
及び第２の層間絶縁膜６を順次形成する。
及び第２の層間絶縁膜６を順次形成する。
この後、例えば８００〜１０００°Ｃ程度の熱処理を行
うことにより第２の層間絶縁膜６のリフローを行い、こ
れによって第２の層間絶縁膜６の表面を平坦化する。こ
の時、第１の層間絶縁膜５は不純物がドープされていな
いため、リフローは起きず、第２の層間絶縁膜６の表面
のみ平坦化される。
うことにより第２の層間絶縁膜６のリフローを行い、こ
れによって第２の層間絶縁膜６の表面を平坦化する。こ
の時、第１の層間絶縁膜５は不純物がドープされていな
いため、リフローは起きず、第２の層間絶縁膜６の表面
のみ平坦化される。
次に、表面か平坦化された第２の層間絶縁膜６上に、開
口６ａに対応する部分が開口した所定形状のレジストパ
ターン（図示せず）をリソグラフィーにより形成した後
、このレジストパターンをマスクとして第２の層間絶縁
膜６をエツチングする。この後、レジストパターンを除
去する。これにより、第２図Ｂに示すように、第２の層
間絶縁膜６に開口６ａが形成される。この場合、不純物
かドープされていない第１の層間絶縁膜５と不純物がド
ープされた第２の層間絶縁膜６とはエツチング速度が異
なり、第２の層間絶縁膜６に比べて第１の層間絶縁膜５
の方がエツチング速度か小さいので、このことを利用し
て第１の層間絶縁膜５が露出した時点でエツチングをス
トップさせることができる。
口６ａに対応する部分が開口した所定形状のレジストパ
ターン（図示せず）をリソグラフィーにより形成した後
、このレジストパターンをマスクとして第２の層間絶縁
膜６をエツチングする。この後、レジストパターンを除
去する。これにより、第２図Ｂに示すように、第２の層
間絶縁膜６に開口６ａが形成される。この場合、不純物
かドープされていない第１の層間絶縁膜５と不純物がド
ープされた第２の層間絶縁膜６とはエツチング速度が異
なり、第２の層間絶縁膜６に比べて第１の層間絶縁膜５
の方がエツチング速度か小さいので、このことを利用し
て第１の層間絶縁膜５が露出した時点でエツチングをス
トップさせることができる。
次に、開口６ａの内部における第１の層間絶縁膜５及び
ゲート酸化膜２の所定部分をエツチング除去して、第２
図Ｃに示すように、コンタクトホールＣを形成する。
ゲート酸化膜２の所定部分をエツチング除去して、第２
図Ｃに示すように、コンタクトホールＣを形成する。
次に、例えばＣＶＤ法により全面に二層目の多結晶シリ
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量１０ ” 〜ｌ Ｏ
”／ｃｄ程度、エネルギー６０〜２００ＫｅＶの条件て
イオン注入する。この後、例えば窒素雰囲気中において
例えば８００−１０００°Ｃで３０〜６０分程度熱処理
を行う。これにより、この多結晶シリコン膜の全体に注
入不純物か拡散されて低抵抗化される。なお、この多結
晶シリコン膜への不純物ドープは、熱拡散法により行う
ことも可能である。
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量１０ ” 〜ｌ Ｏ
”／ｃｄ程度、エネルギー６０〜２００ＫｅＶの条件て
イオン注入する。この後、例えば窒素雰囲気中において
例えば８００−１０００°Ｃで３０〜６０分程度熱処理
を行う。これにより、この多結晶シリコン膜の全体に注
入不純物か拡散されて低抵抗化される。なお、この多結
晶シリコン膜への不純物ドープは、熱拡散法により行う
ことも可能である。
次に、この熱処理の際に多結晶シリコン膜の表面に形成
された酸化膜を例えばフッ化水素系のエツチング液によ
りエツチング除去した後、この多結晶シリコン膜を例え
ばＲＩＥ法により基板表面に対して垂直な方向に異方性
エツチングする。これにより、第１図に示すように、ス
タックトキャパシタの下部電極７か形成される。この場
合、この下部電極７の端部は表面が平坦な第２の層間絶
縁膜６上に延在しているので、この下部電極７を形成す
るだめのエツチングをＲＩＥ法により行っても、エツチ
ング残りが生じることはない。
された酸化膜を例えばフッ化水素系のエツチング液によ
りエツチング除去した後、この多結晶シリコン膜を例え
ばＲＩＥ法により基板表面に対して垂直な方向に異方性
エツチングする。これにより、第１図に示すように、ス
タックトキャパシタの下部電極７か形成される。この場
合、この下部電極７の端部は表面が平坦な第２の層間絶
縁膜６上に延在しているので、この下部電極７を形成す
るだめのエツチングをＲＩＥ法により行っても、エツチ
ング残りが生じることはない。
次に、この下部電極７上に誘電体膜８を形成する。この
誘電体膜８として例えばＯＮ○膜を用いる場合、下層の
二酸化シリコン膜としては、下部電極７を構成する多結
晶シリコン膜の表面に形成された自然酸化膜又はこの多
結晶シリコン膜を熱酸化することにより形成された二酸
化シリコン膜を用いる。また、窒化シリコン膜はＣＶＤ
法により形成する。更に、上層の二酸化シリコン膜は、
この窒化シリコン膜を酸素雰囲気又は水蒸気雰囲気中に
おいて例えば８００〜９５０°Ｃて３０〜６０分程度熱
処理することにより形成する。
誘電体膜８として例えばＯＮ○膜を用いる場合、下層の
二酸化シリコン膜としては、下部電極７を構成する多結
晶シリコン膜の表面に形成された自然酸化膜又はこの多
結晶シリコン膜を熱酸化することにより形成された二酸
化シリコン膜を用いる。また、窒化シリコン膜はＣＶＤ
法により形成する。更に、上層の二酸化シリコン膜は、
この窒化シリコン膜を酸素雰囲気又は水蒸気雰囲気中に
おいて例えば８００〜９５０°Ｃて３０〜６０分程度熱
処理することにより形成する。
次に、例えばＣＶＤ法により全面に三層目の多結晶シリ
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量１０１４〜Ｉ Ｏ”
／ｃＪ程度、エネルギー６０〜２００ＫｅＶの条件でイ
オン注入する。この後、例えば窒素雰囲気中において例
えば８００〜１０００°Ｃで３０〜６０分程度熱処理を
行う。これにより、この多結晶シリコン膜の全体に注入
不純物か拡散されて低抵抗化される。なお、この多結晶
シリコン膜への不純物ドープは、熱拡散法により行うこ
とも可能である。
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量１０１４〜Ｉ Ｏ”
／ｃＪ程度、エネルギー６０〜２００ＫｅＶの条件でイ
オン注入する。この後、例えば窒素雰囲気中において例
えば８００〜１０００°Ｃで３０〜６０分程度熱処理を
行う。これにより、この多結晶シリコン膜の全体に注入
不純物か拡散されて低抵抗化される。なお、この多結晶
シリコン膜への不純物ドープは、熱拡散法により行うこ
とも可能である。
次に、この熱処理の際に多結晶シリコン膜の表面に形成
された酸化膜を例えばフッ化水素系のエツチング液によ
りエツチング除去した後、この多結晶シリコン膜をエツ
チングによりパターニングしてスタックトキャパシタの
上部電極９を形成する。
された酸化膜を例えばフッ化水素系のエツチング液によ
りエツチング除去した後、この多結晶シリコン膜をエツ
チングによりパターニングしてスタックトキャパシタの
上部電極９を形成する。
この後、ＣＶＤ法による層間絶縁膜の形成、コンタクト
ホールの形成、スパッタ法などによる例えば膜厚５００
０〜１００００人程度のアルミニウ形成のような金属膜
の形成、この金属膜のバターニングによるビット線の形
成なとを行った後、例えばプラズマＣＶＤ法により例え
ば窒化シリコン膜のようなパッシベーション膜を形成し
、目的とするＭＯＳダイナミックＲＡＭを完成させる。
ホールの形成、スパッタ法などによる例えば膜厚５００
０〜１００００人程度のアルミニウ形成のような金属膜
の形成、この金属膜のバターニングによるビット線の形
成なとを行った後、例えばプラズマＣＶＤ法により例え
ば窒化シリコン膜のようなパッシベーション膜を形成し
、目的とするＭＯＳダイナミックＲＡＭを完成させる。
以上のように、この実施例によれば、スタックトキャパ
シタの下部電極７の端部が、表面が平坦な第２の層間絶
縁膜６上に延在しているので、この下部電極７を形成す
るためのエツチングをＲＩＥ法により行ってもエツチン
グ残りが生しることがなく、従って、隣接するメモリセ
ルの下部電極９同士のショートを防止することができる
。
シタの下部電極７の端部が、表面が平坦な第２の層間絶
縁膜６上に延在しているので、この下部電極７を形成す
るためのエツチングをＲＩＥ法により行ってもエツチン
グ残りが生しることがなく、従って、隣接するメモリセ
ルの下部電極９同士のショートを防止することができる
。
また、ＲＴＥ法による異方性エツチング後に等
゛方性エツチングを追加する必要かなくなるので、横方
向エツチングによる下部電極７の面積の減少を防止する
ことができる。更に、下部電極７の面積は、第２の層間
絶縁膜６の開口６ａの側壁の面積分だけ従来に比へて増
加するので、スタックトキャパシタの蓄積電荷量を増加
させることができ、これにより、ソフトエラーが発生し
難く、信頼性の高いＭＯＳダイナミックＲＡＭを実現す
ることかできる。
゛方性エツチングを追加する必要かなくなるので、横方
向エツチングによる下部電極７の面積の減少を防止する
ことができる。更に、下部電極７の面積は、第２の層間
絶縁膜６の開口６ａの側壁の面積分だけ従来に比へて増
加するので、スタックトキャパシタの蓄積電荷量を増加
させることができ、これにより、ソフトエラーが発生し
難く、信頼性の高いＭＯＳダイナミックＲＡＭを実現す
ることかできる。
以上、本発明の一実施例を説明したが、上記実施例は本
発明を限定するものではない。
発明を限定するものではない。
例えば、上記実施例においては、リフローを行うことに
より第２の層間絶縁膜６の表面の平坦化を行っているが
、例えば、第２の層間絶縁膜６上に表面平坦化用の膜と
して例えばレジストを塗布し、このレジスト及び第２の
層間絶縁膜６を例えばＲＩＥ法により基板表面に対して
垂直方向にエッチバックすることによりこの第２の層間
絶縁膜６の表面を平坦化することも可能である。
より第２の層間絶縁膜６の表面の平坦化を行っているが
、例えば、第２の層間絶縁膜６上に表面平坦化用の膜と
して例えばレジストを塗布し、このレジスト及び第２の
層間絶縁膜６を例えばＲＩＥ法により基板表面に対して
垂直方向にエッチバックすることによりこの第２の層間
絶縁膜６の表面を平坦化することも可能である。
また、第３図に示すように、第１の層間絶縁膜５上に、
第２の層間絶縁膜６のエツチング時にエツチング耐性の
ある膜、即ち、エツチングストッパー膜ｌＯを形成する
ことかできる。そして、このエツチングストッパー膜Ｉ
Ｏ上に第２の層間絶縁膜６を形成するようにすることに
よって、第２の層間絶縁膜６に開口６ａを形成するため
のエツチング時、エツチングストッパー膜１０か露出し
た時点てエツチングを自動的にストップさせることかで
き、従って、第１の層間絶縁膜５かエツチングされるの
を防止することかできる。このため、第２の層間絶縁膜
６として第１の層間絶縁膜５に対して選択エツチング可
能なものを必ずしも用いる必要がなくなり、第２の層間
絶縁膜６の材料の選択の自由度が増す。その結果、例え
ば第１の層間絶縁膜５と第２の層間絶縁膜６とを同一材
料の膜で形成することも可能となる。エツチングストッ
パー膜１０としては、例えば膜厚が５０〜１００人程度
の窒形成リコン膜を用いることか可能である。
第２の層間絶縁膜６のエツチング時にエツチング耐性の
ある膜、即ち、エツチングストッパー膜ｌＯを形成する
ことかできる。そして、このエツチングストッパー膜Ｉ
Ｏ上に第２の層間絶縁膜６を形成するようにすることに
よって、第２の層間絶縁膜６に開口６ａを形成するため
のエツチング時、エツチングストッパー膜１０か露出し
た時点てエツチングを自動的にストップさせることかで
き、従って、第１の層間絶縁膜５かエツチングされるの
を防止することかできる。このため、第２の層間絶縁膜
６として第１の層間絶縁膜５に対して選択エツチング可
能なものを必ずしも用いる必要がなくなり、第２の層間
絶縁膜６の材料の選択の自由度が増す。その結果、例え
ば第１の層間絶縁膜５と第２の層間絶縁膜６とを同一材
料の膜で形成することも可能となる。エツチングストッ
パー膜１０としては、例えば膜厚が５０〜１００人程度
の窒形成リコン膜を用いることか可能である。
本発明は、以上説明したように構成したので、下部電極
を形成するためのエツチングをＲＩＥ法により行っても
、隣接するメモリセルの下部電極同士のショートを防止
することかできる。また、ソフトエラーか発生し難くな
る。
を形成するためのエツチングをＲＩＥ法により行っても
、隣接するメモリセルの下部電極同士のショートを防止
することかできる。また、ソフトエラーか発生し難くな
る。
第１図は本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭを示す断面図、第２図Ａ〜第２図Ｃは第１図に示す
ＭＯＳダイナミックＲＡＭの製造方法を工程順に示す断
面図、第３図は本発明の変形例を示す断面図、第４図は
従来のＭＯＳダイナミックＲＡＭを示す断面図である。 なお、図面に用いた符号において、 １・・・シリコン基板 ３・・・ソース領域 ４・・・ドレイン領域 ５・・・第１の層間絶縁膜 ６・・・第２の層間絶縁膜 ７・・・下部電極 ８・・・誘電体膜 ９・・・上部電極 ＷＬ・・・ワード線 Ｃ・・・コンタクトホール である。
ＡＭを示す断面図、第２図Ａ〜第２図Ｃは第１図に示す
ＭＯＳダイナミックＲＡＭの製造方法を工程順に示す断
面図、第３図は本発明の変形例を示す断面図、第４図は
従来のＭＯＳダイナミックＲＡＭを示す断面図である。 なお、図面に用いた符号において、 １・・・シリコン基板 ３・・・ソース領域 ４・・・ドレイン領域 ５・・・第１の層間絶縁膜 ６・・・第２の層間絶縁膜 ７・・・下部電極 ８・・・誘電体膜 ９・・・上部電極 ＷＬ・・・ワード線 Ｃ・・・コンタクトホール である。
Claims (1)
- 【特許請求の範囲】 １個のＭＯＳトランジスタと１個のスタックトキャパシ
タとにより構成されるメモリセルを有するＭＯＳ型半導
体装置において、 上記ＭＯＳトランジスタのゲート電極と上記スタックト
キャパシタの下部電極との間の層間絶縁膜が、少なくと
も、上記ゲート電極を覆うように形成された第１の層間
絶縁膜と、上記第１の層間絶縁膜上に形成された、表面
が平坦な第２の層間絶縁膜とからなり、 上記第２の層間絶縁膜のうちの上記下部電極に対応する
部分に上記下部電極よりも寸法が小さい開口が形成され
、 上記下部電極の端部が上記開口の周辺部の上記第２の層
間絶縁膜上に延在していることを特徴とするＭＯＳ型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332082A JP2807923B2 (ja) | 1990-11-29 | 1990-11-29 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332082A JP2807923B2 (ja) | 1990-11-29 | 1990-11-29 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199676A true JPH04199676A (ja) | 1992-07-20 |
| JP2807923B2 JP2807923B2 (ja) | 1998-10-08 |
Family
ID=18250949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332082A Expired - Fee Related JP2807923B2 (ja) | 1990-11-29 | 1990-11-29 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807923B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275665A (ja) * | 1988-12-08 | 1990-11-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH04162565A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体装置 |
-
1990
- 1990-11-29 JP JP2332082A patent/JP2807923B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275665A (ja) * | 1988-12-08 | 1990-11-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH04162565A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2807923B2 (ja) | 1998-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |