JPH02276090A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JPH02276090A JPH02276090A JP1097945A JP9794589A JPH02276090A JP H02276090 A JPH02276090 A JP H02276090A JP 1097945 A JP1097945 A JP 1097945A JP 9794589 A JP9794589 A JP 9794589A JP H02276090 A JPH02276090 A JP H02276090A
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- JP
- Japan
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- signal
- circuit
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- input
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002068 genetic effect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ集積回路に関する。
従来の半導体メモリ集積回路は、−例として第２図に示
すように、外部がらのアドレス信号Ａ。
すように、外部がらのアドレス信号Ａ。
〜Ａ Ｎ −１を入力して一時保持するアドレスバッフ
ァ回路２Ａと、このアドレスバッファ回路２Ａに保持さ
れているアＩ・レス信号に従ってメモリセルアレイ５の
行線及び列線を選択する行デコーダ３及び列デコーダ４
と、これら行デコーダ３及び列デコーダ゛４によりｊハ
択された行線及び列線と接続するメモリセルに対しデー
タの書込み、読出しを行うメモリセルアレイ５と、書込
み用のデータＤ Ｔ ＋を入力端子Ｔ１がら入力してメ
モリセルアレイ５へ伝達制御し、かつメモリセルアレイ
５から読出されたデータを出力端子Ｔｏへ伝達制御する
入出力回路６と、チップセレクト信号Ｃ８を入力して活
性化しライトイネ−フル信号Ｗ Ｆ、に従って入出力回
路を制御する制御回路７八とを有する構成となっていた
。
ァ回路２Ａと、このアドレスバッファ回路２Ａに保持さ
れているアＩ・レス信号に従ってメモリセルアレイ５の
行線及び列線を選択する行デコーダ３及び列デコーダ４
と、これら行デコーダ３及び列デコーダ゛４によりｊハ
択された行線及び列線と接続するメモリセルに対しデー
タの書込み、読出しを行うメモリセルアレイ５と、書込
み用のデータＤ Ｔ ＋を入力端子Ｔ１がら入力してメ
モリセルアレイ５へ伝達制御し、かつメモリセルアレイ
５から読出されたデータを出力端子Ｔｏへ伝達制御する
入出力回路６と、チップセレクト信号Ｃ８を入力して活
性化しライトイネ−フル信号Ｗ Ｆ、に従って入出力回
路を制御する制御回路７八とを有する構成となっていた
。
また、この半導体メモリ集積回路のダイナミックバーン
イン試験等の動作試験を実施する場合は、メモリ集積回
路用の試験装置を使用し、この試験装置からアドレス信
号ＡＯ〜ＡＮ−１及び試験のための書込み用のデータＤ
Ｔ１を入力してメモリセルアレイ５ヘデータを書込んだ
後、アドレス信号Ａｏ〜ＡＮ−１を入力して書込まれた
データを読出し試験していた。
イン試験等の動作試験を実施する場合は、メモリ集積回
路用の試験装置を使用し、この試験装置からアドレス信
号ＡＯ〜ＡＮ−１及び試験のための書込み用のデータＤ
Ｔ１を入力してメモリセルアレイ５ヘデータを書込んだ
後、アドレス信号Ａｏ〜ＡＮ−１を入力して書込まれた
データを読出し試験していた。
上述した従来の半導体メモリ集積回路は、動作試験を実
施する場合、メモリ集積回路専用の試験装置を使用して
アドレス信号Ａ。〜ＡＮ−１及び試験のための書込み用
のデータＤ Ｔ＋を入力して行う構成となっているので
、メモリ集積回路専用の試験装置が必要である上に試験
装置て発生する信号の数が多く、しかもこれら信号線の
配線も複雑になるために試験装置が高価になるという欠
点がある。
施する場合、メモリ集積回路専用の試験装置を使用して
アドレス信号Ａ。〜ＡＮ−１及び試験のための書込み用
のデータＤ Ｔ＋を入力して行う構成となっているので
、メモリ集積回路専用の試験装置が必要である上に試験
装置て発生する信号の数が多く、しかもこれら信号線の
配線も複雑になるために試験装置が高価になるという欠
点がある。
本発明の目的は、外部からの信号の数を低減し、試験装
置を簡略化、汎用化することがてき、試験装置を安価に
することかてきる半導体メモリ集積回路を提供すること
にある。
置を簡略化、汎用化することがてき、試験装置を安価に
することかてきる半導体メモリ集積回路を提供すること
にある。
本発明の半導体メモリ集積回路は、デストモード信号を
入力して活性化し、クロック信号を入力して制御信号を
発生すると共に内部アドレス信号及びこの内部アドレス
信号と対応する試験用の内部データを順次発生ずるパタ
ーンジェネレータ回路と、前記内部アドレス信号が入力
されたときはこの内部アドレス信号を優先して保持し、
外部からアドレス信号が人力されたときはこのアドレス
信号を保持するアドレスバッファ回路と、複数のメモリ
セルを備え前記アドレスバッファ回路に保持されている
アドレス信号のアドレスの前記メモリセルに対してデー
タの書込み、読出しを行うメモリセルアレイと、前記内
部データ及び外部からの書込み用のデータを前記メモリ
セルアレイへ伝達制御し、かつ前記メモリセルアレイか
ら読出されたデータを出力端子へ伝達制御する入出力回
路と、前記制御信号により前記入出力回路を制御する制
御回路とを有している。
入力して活性化し、クロック信号を入力して制御信号を
発生すると共に内部アドレス信号及びこの内部アドレス
信号と対応する試験用の内部データを順次発生ずるパタ
ーンジェネレータ回路と、前記内部アドレス信号が入力
されたときはこの内部アドレス信号を優先して保持し、
外部からアドレス信号が人力されたときはこのアドレス
信号を保持するアドレスバッファ回路と、複数のメモリ
セルを備え前記アドレスバッファ回路に保持されている
アドレス信号のアドレスの前記メモリセルに対してデー
タの書込み、読出しを行うメモリセルアレイと、前記内
部データ及び外部からの書込み用のデータを前記メモリ
セルアレイへ伝達制御し、かつ前記メモリセルアレイか
ら読出されたデータを出力端子へ伝達制御する入出力回
路と、前記制御信号により前記入出力回路を制御する制
御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
パターンジェネレータ回路］は、チップセレクト信号Ｃ
８の入力端子を通常のチップセレクト信号Ｃ８のレベル
より高電圧にすることによりデストモード信号ＴＭを入
力して活性化し、アドレス信号ＡＮ−１の入力端子から
入力されるクロック信号ＣＫに従って制御信号Ｃ８を発
生すると共に、内部アドレス信号ＩＡＤ及びこの内部ア
ドレス信号ＩＡＤと対応する試験用の内部データＤ Ｔ
＋ ＋を順次発生する。
８の入力端子を通常のチップセレクト信号Ｃ８のレベル
より高電圧にすることによりデストモード信号ＴＭを入
力して活性化し、アドレス信号ＡＮ−１の入力端子から
入力されるクロック信号ＣＫに従って制御信号Ｃ８を発
生すると共に、内部アドレス信号ＩＡＤ及びこの内部ア
ドレス信号ＩＡＤと対応する試験用の内部データＤ Ｔ
＋ ＋を順次発生する。
アドレスバッファ回路２は、内部アドレス信号ＩＡＤが
入力されているときはこの内部アドレス信号Ｉ Ａ Ｄ
を優先して保持し、内部アドレス信号ＩＡＩ）がなく外
部からアドレス信号Ａｒ）〜ＡＮ−。
入力されているときはこの内部アドレス信号Ｉ Ａ Ｄ
を優先して保持し、内部アドレス信号ＩＡＩ）がなく外
部からアドレス信号Ａｒ）〜ＡＮ−。
が入力されたときにはこのアドレス信号Ａ、〜ＡＮ−１
を保持し出力する。
を保持し出力する。
メモリセルアレイ５は、複数のメモリセルを備え、アド
レスバッファ回路２に保持されているアドレス信号に従
って行デコーダ３及び列デコーダ４により選択された行
線及び列線と接続するメモリセルに対しデータの書込み
、読出しを行う。
レスバッファ回路２に保持されているアドレス信号に従
って行デコーダ３及び列デコーダ４により選択された行
線及び列線と接続するメモリセルに対しデータの書込み
、読出しを行う。
入出力回路６は、パターンジェネレータ回路］からの内
部データＤ Ｔ ＋ ＋及び入力端子ＴＩから入力され
る外部からの書込み用のデータをメモリセルアレイ５へ
伝達制御し、かつメモリセルアレイ５から読出されたデ
ータ（１） ’ｌ’θ）を出力端子ＴＯへ伝達制御する
。
部データＤ Ｔ ＋ ＋及び入力端子ＴＩから入力され
る外部からの書込み用のデータをメモリセルアレイ５へ
伝達制御し、かつメモリセルアレイ５から読出されたデ
ータ（１） ’ｌ’θ）を出力端子ＴＯへ伝達制御する
。
制御回路７は、パターンジェネレータ回路］からの制御
信号Ｃ３に従って入出力回路６を制御す＝ ５ ＝６ る。
信号Ｃ３に従って入出力回路６を制御す＝ ５ ＝６ る。
次に、この実施例の動作について説明する。
ます、試験モートではない通常の動作モーｌ〜において
は、チップセレクト信号Ｃ８か通常のレベルであるので
、パターンジェネレータ回路］はジ１゛活性化状態とな
り、従来と同様の半導体メモリ集積回路の動作が行なわ
れる。
は、チップセレクト信号Ｃ８か通常のレベルであるので
、パターンジェネレータ回路］はジ１゛活性化状態とな
り、従来と同様の半導体メモリ集積回路の動作が行なわ
れる。
チップセレクト信号Ｃ８の入力端子が通常のレベルより
高電圧になるとパターンジェネレータ回路１は活性化し
、このパターンジェネレータ回路１はアドレス信号ＡＮ
−，の入力端子から入力されるクロック信号ＣＫに従っ
て制御信号Ｃ８を制御回路７へ、内部アドレス１８号Ｉ
ＡＤをアドレスバッファ回路２へ、内部データＤ Ｔ
＋ ＋を入出力回路６へ伝達する。
高電圧になるとパターンジェネレータ回路１は活性化し
、このパターンジェネレータ回路１はアドレス信号ＡＮ
−，の入力端子から入力されるクロック信号ＣＫに従っ
て制御信号Ｃ８を制御回路７へ、内部アドレス１８号Ｉ
ＡＤをアドレスバッファ回路２へ、内部データＤ Ｔ
＋ ＋を入出力回路６へ伝達する。
アドレスバッファ回路２は内部アドレス信号ＩＡＤを保
持し、以１ζ、通常の動作と同様にメモリセルアレイ５
への書込み、読出しが行なわれ動作試験が進行する。
持し、以１ζ、通常の動作と同様にメモリセルアレイ５
への書込み、読出しが行なわれ動作試験が進行する。
このように、動作試験に必要な人カイ、）号はデストモ
ード信号ＴＭとクロック信号ＣＫのみであり、また出力
信号は読出しデータＤ Ｔ ｏのみであるので、試験装
置を簡略化することができ、しかもメモリ集積回路以外
の集積回路にも使用することかてきる。また、試験装置
との入出力信号用の端子は通常動作時の入出力信号用の
端子を共用することができ試験用に特別の端子を設ける
必要がない。
ード信号ＴＭとクロック信号ＣＫのみであり、また出力
信号は読出しデータＤ Ｔ ｏのみであるので、試験装
置を簡略化することができ、しかもメモリ集積回路以外
の集積回路にも使用することかてきる。また、試験装置
との入出力信号用の端子は通常動作時の入出力信号用の
端子を共用することができ試験用に特別の端子を設ける
必要がない。
以上説明したように本発明は、テストモード時にクロッ
ク信号に従ってアドレス信号及びデータを発生ずるパタ
ーンジェネレータ回路を設け、グイナミックバーンイン
試験等の動作試験を行う構成とすることにより、試験装
置との間の信号の数を低減することがてきるので、試験
装置を簡略化することができ、また汎用化することがで
き、試験装置を安価にすることができる効果がある。
ク信号に従ってアドレス信号及びデータを発生ずるパタ
ーンジェネレータ回路を設け、グイナミックバーンイン
試験等の動作試験を行う構成とすることにより、試験装
置との間の信号の数を低減することがてきるので、試験
装置を簡略化することができ、また汎用化することがで
き、試験装置を安価にすることができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の半導体メモリ集積回路の一例を示すブロック図で
ある。 １・・・パターンジェネレータ回路、２，２Ａ・・・ア
ドレスバッファ回路、３・・・行デコーダ、４・・列デ
コーダ、５・・・メモリセルアレイ、６・・・入出力回
路、７，７Ａ・・制御回路。 代理人 弁理士 内 原 晋
従来の半導体メモリ集積回路の一例を示すブロック図で
ある。 １・・・パターンジェネレータ回路、２，２Ａ・・・ア
ドレスバッファ回路、３・・・行デコーダ、４・・列デ
コーダ、５・・・メモリセルアレイ、６・・・入出力回
路、７，７Ａ・・制御回路。 代理人 弁理士 内 原 晋
Claims (1)
- テストモード信号を入力して活性化し、クロック信号を
入力して制御信号を発生すると共に内部アドレス信号及
びこの内部アドレス信号と対応する試験用の内部データ
を順次発生するパターンジェネレータ回路と、前記内部
アドレス信号が入力されたときはこの内部アドレス信号
を優先して保持し、外部からアドレス信号が入力された
ときはこのアドレス信号を保持するアドレスバッファ回
路と、複数のメモリセルを備え前記アドレスバッファ回
路に保持されているアドレス信号のアドレスの前記メモ
リセルに対してデータの書込み、読出しを行うメモリセ
ルアレイと、前記内部データ及び外部からの書込み用の
データを前記メモリセルアレイへ伝達制御し、かつ前記
メモリセルアレイから読出されたデータを出力端子へ伝
達制御する入出力回路と、前記制御信号により前記入出
力回路を制御する制御回路とを有することを特徴とする
半導体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097945A JPH02276090A (ja) | 1989-04-17 | 1989-04-17 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097945A JPH02276090A (ja) | 1989-04-17 | 1989-04-17 | 半導体メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02276090A true JPH02276090A (ja) | 1990-11-09 |
Family
ID=14205811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097945A Pending JPH02276090A (ja) | 1989-04-17 | 1989-04-17 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02276090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09219099A (ja) * | 1995-12-26 | 1997-08-19 | Lg Semicon Co Ltd | 半導体メモリのセルフバーンイン回路 |
-
1989
- 1989-04-17 JP JP1097945A patent/JPH02276090A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09219099A (ja) * | 1995-12-26 | 1997-08-19 | Lg Semicon Co Ltd | 半導体メモリのセルフバーンイン回路 |
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