JPH02276098A

JPH02276098A - 半導体メモリ装置

Info

Publication number: JPH02276098A
Application number: JP1340737A
Authority: JP
Inventors: Minoru Hatta; 実八田; Jiyunko Hatsuta; 潤子八田
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1989-01-10
Filing date: 1989-12-29
Publication date: 1990-11-09
Also published as: JPH0454319B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は複数のメモリセルを行列に配列したメモリセル
アレーと複数の１／○データ線とを有する半導体メモリ
装置、特にその冗長回路に関するものである。

従来の技術半導体メモリの集積度の向」二は著しく、ダイナミック
ランダム・アクセス・メモリ（ＤＲＡＭ）においては、
１Ｍピットの容量を持つものが主流になってきている。

このような大容量ランダム・アクセス・メモリにおいて
は、製造コストを下げるために冗長回路を備えるのが一
般的である。これはメモリーチップ上に正規のメモリセ
ル以外に予備のメモリセルを備え、ウェハー検査におい
て正規のメモリセルの一部に欠陥が発見された場合、こ
れを予備のメモリセルで置き換え、少数ビット不良チッ
プの救済を図るものである。具体的には、複数のメモリ
セルを行列に配列したメモリセルアレー中で欠陥のある
メモリセルを含む行あるいは列を置き換えるための予備
行あるいは予備列、あるいはその両方を備え、欠陥のあ
るメモリセルを含む行あるいは列の行アドレスあるいは
列アドレスが選択されたとき、正規のメモリセルアレー
中の行あるいは列は選択せずに予備行あるいは予備列を
選択するようにするものである。

半導体メモリの集積度の向上に伴うもう一つの傾向とし
て、ビット構成の多様化がある。従来、ＤＲＡＭはコン
ピュータの主記憶として多量に使用する場合が多かった
ので、−度に一箇所のメモリセルにアクセスする×１ビ
ット構成のもので十分てあった。しかし、ビット当りコ
ストの低下によってＤＲＡＭの応用分野が広がってきた
こと、１チツプ上に集積できるメモリセルの数がきわめ
て大きくなってきたことなどによって、数箇所のメモリ
セルを同時にアクセスする多ビット構成りＲＡＭに対す
る需要も増えてきている。多ヒツト構成メモリとしては
、現在、ＤＲＡＭでは×４ビット構成のものが、スタチ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）では×
８ヒツト構成のものが多いが、今後は×１６ビツト構成
、×３２ピット構成、さらには×６４ビット構成のメモ
リも必要になって（ると予想される。

このような多ヒツト構成のメモリデバイスに従来の冗長
回路を適用した例を第５図および第６図に示す。第５図
、第６図においては、説明を簡単にするため、×４ビッ
ト構成で、列アドレスの数が４の場合について図示した
。また、列線やＩ１０データ線は実際には相補データの
ための線を含めて２本で一対となっている場合が多いか
、これも簡単のため１本の線で表している。

第５図は共通列アドレスを有するビット線（列線）が隣
接配置されている場合の例である。ビット線Ｂ１．　Ｂ
２．・・・・・・＋ＢＩ６は正規のビット線である。Ｄ
Ｉ、Ｂ２．Ｂ３．Ｂ４は入出力データ４ビツトの各々に
対応するＩ／○データ線である。トランジスタＴｌ、Ｔ
２．・・・・・・、Ｔ１６は、正規の列デコーダ１０に
よってデコードされ、活性化された列選択信号線Ｃ１，
Ｃ２，Ｃ３，Ｃ４に従って、正規のビット線Ｂｌ−ＢＩ
ＢとＩ／Ｏデータ線Ｄ１〜Ｄ４とを電気的に接続する。

Ｂ　１７　、８　＋ａ　、　Ｂ　１９　、８２０は予備
ヒツト線であり、Ｉ１０データ線Ｄ１〜Ｄ４に電気的接
続されるいずれかの正規のビット線Ｂ１〜ＢＩ６上のメ
モリセルに欠陥があった場合、その正規のヒツト線Ｂ１
〜ＢＩＧを予備のビット線ＢＩ７〜Ｂ２０に置き換える
。冗長列デコーダ２０は、欠陥のあるメモリセルを含む
列アドレスが選択されたとき、冗長列選択信号線Ｃ５を
活性化する。これによって、トランジスタＴ＋７．　Ｔ
＋ｓ、　ＴＩ９．　Ｔ２０が導通し、予備ビット線Ｂ１
７〜Ｂ２０がＩ１０データ線Ｄ１〜Ｄ４に電気的接続さ
れる。同時に、正規のメモリセルに欠陥がなければこの
列アドレスで活性化されるはずの列選択信号線が非活性
のままになるようにする。冗長列選択信号線を活性化す
るときの列アドレスは、ウェハー検査で欠陥メモノセル
を発見した後、あらかしめチップ上に形成しておいたヒ
ユーズの一部をレーザーで切断して設定される。

第６図は同一　Ｉ１０データ線に電気的接続されるビッ
ト線が隣接配置されている場合の例である。

第６図に示すように正規のヒツト腺Ｂ、、Ｂ２＋・・・
・・、Ｂ１６は対応するＩ１０データ線毎に４つのブロ
ックに分割して配置されている。この場合列デコーダ１
０，１１．１２．１３は各ブロック毎に配置され、列ア
ドレスに従って列選択信号線Ｃｏｄ。

ＣＯ２＋　ＣＯ３，ＣＯ４，ＣＩｌ、　ＣＩ２．　ＣＩ
３・ＣＩ４・Ｃ２＋１　　　Ｃ２２１Ｃ２３す　　Ｃ２
４，Ｃ３１，Ｃ３２１Ｃ３３゜Ｃ３４のうち各ブロック
から１つずつ、例えば列選択信号線Ｃｏｔ、　ＣＩｌ、
　Ｃ２＋、　Ｃ３１を活性化する。

予備ビット線ＢＩ７．　Ｂ＋ｓ、　Ｂ１９１　Ｂ２０＋
冗長列デコーダ２０．２１，２２．２３も各ブロック毎
にそれぞれ１つずつ配置される。欠陥のあるメモリセル
が有する列アドレスが選択された場合、冗長列選択信号
線ＣＯ５，ＣＩ５．　Ｃ２５１Ｃ３５が全て活性化され
、トランジスタＴＩ７．　Ｔ１８１　Ｔ＋９．　Ｔ２Ｏ
が導通し、予備ビット線Ｂ１７．　Ｂ＋ａ＋　ＢＩ９１
　Ｂ２０がそれぞれＩ１０データ線ＤＩ、Ｄ２．Ｄ３．
Ｄ４に電気的接続される。同時に、各々の列デコーダ１
０〜１３において、正規のメモリセルに欠陥がなければ
この列アドレスで活性化されるはずの列選択信号線が非
活性のままとなる。

発明が解決しようとする課題ところで、不良メモリセルの発生ずる状況は完全にラン
ダムではなく、隣り合ったメモリセルが同時に不良とな
る場合、あるいは隣り合ったビット線間が短絡して２本
の列が同時に不良になる場合も多（見られる。ところが
、第６図に示した列冗長回路では、各ブロック毎に１本
のヒラｉ・線が冗長ピッ１〜線で置き換えられるだけな
ので、上下に隣り合ったメモリセルが同時に不良となっ
た場合や隣接するビット線間が短絡して不良となった場
合には、これを救済するのは不可能である。したがって
第６図の場合には、冗長回路による不良救済率があまり
高くならないという欠点がある。

一方、第５図の場合には不良メモリセルが２つ以上の列
に跨って存在していても、それが同一列アドレスの範囲
内であれば予備ヒラＩ・線で置き換え可能であるという
利点がある。しかし、第５図の場合にはビット線とＩ１
０データ線とを電気的接続する転送ゲートトランジスタ
Ｔ１．Ｔ２．・・・・・・Ｔ２ＯがＩ１０データ線配線
領域内にＩ１０データ線Ｄ１〜Ｄ４と重なって配置され
るため、これがレイアウト上の制約となってチップ面積
が第６図の場合よりも太き（なる。トランジスタをＩ１
０データ線配線領域下に形成せずに、各トランジスタ”
ｒｌ、　Ｔ２１・・・・・・、Ｔ２ＯのドレーンとＩ１
０データ線Ｄ１〜Ｄ４との間をＩ１０データ線Ｄ１〜Ｄ
４と交差する配線でつなぐ方法も考えられるが、第５図
の場合はそうすると各ビット線毎に１本ずつ交差配線を
設けなければならなくなり、各ブロック毎に１本の交差
配線で済む第６図の場合に比・＼て、Ｉ１０データ線Ｄ
１〜Ｄ４の配線容量が大幅に増え、動作速度の大幅な低
下を招いてしまう。このようなチップ面積の増大、ある
いは動作速度の低下といった問題は、入出力データのビ
ット数が増えるにしたがって重大なものになる。

本発明はこのような従来の問題を解決する半導体メモリ
装置を提供するものである。

課題を解決するための手段本発明は上記問題点を解決するため、正規のメモリセル
についてはレイアウト上有利な第６図の場合と同様な回
路および配置としながら、特定の列アドレスを有するビ
ット線を予備ビット線で置き換える代わりに、特定のＩ
１０データ線に電気的接続されるへきビット線を予備ビ
ット線で置き換えるように冗長回路を構成するものであ
る。すなわち、欠陥を有する列があった場合、その列の
ビット線とＩ１０データ線を共有するすべてのヒツト線
を、列アドレスにかかわりなく全てそのＩ１０データ線
から切り離してしまい、代りに各列アドレスに対応して
設けられ、列アドレスに従って選択される一部の予備ヒ
ツト線を前記Ｉ／Ｏデータ線に電気的接続するものであ
る。

作用上述の構成によれば、ヒツト線を対応するＩ１０データ
線毎にまとめて配置しながら、隣接する２本以上の列に
跨る欠陥があっても、それが同−Ｉ１０データ線のブロ
ック内にある限り、全ての欠陥メモリセルを予備列のメ
モリセルて置き換えることが可能となる。したがって、
メモリ構成の多ビット化に伴うチップ面積の増大や動作
速度の低下等を最小限に抑えながら、不良救済効率の高
い冗長回路が実現される。

実施例本発明による多ビツト構成半導体メモリの第１の実施例
を第１図に示す。第１図においても、第５図、第６図と
同じ（、説明を簡単にするため、×４ヒツト構成て、列
アドレスの数が４の場合について図示した。第１図にお
いてヒラｌ−線ＢＢ２　、・・・・・・、Ｂ１６は対応
するＩ／Ｏデータ線毎に４つのブロックに分割して配置
され、その各ブロック毎に４個の列アドレスの各々に対
応する４本のビット線が配置されている。各ビット線Ｂ
〜１３＋ｅには、第１図に示すように正規のメモリセル
Ｍ１〜Ｍ１１６が接続されている。

したがって、ある列アドレスが選択されると、各ブロッ
ク毎に設けられた列デコーダ１０，１１，１２゜１３に
よって列選択信号線ＣＯＩ　＋　ＣＯ２＋　ＣＯ３。

ＣＯ４；　Ｃ目、　ＣＩ２．　ＣＩ３．　Ｃ１４；　Ｃ
２＋、　Ｃ２２ＩＣ２３，Ｃ２４；　Ｃ３１・Ｃ３２、
Ｃ３３、Ｃ３４のうち各ブロックから１つずつ、例えば
列選択信号線ＣＯＩ　＋ｃｌｌ、　Ｃ２＋、　Ｃ３１が
選択され活性化される。すると、転送ゲートトランジス
タＴＩ、　Ｔ２．・・・・・・ＴＩ８のうち、活性化さ
れた列選択信号線がゲートに接続されたトランジスタＴ
Ｉ、　Ｔ５．　Ｔ９　、　ＴＩ３が導通し、ビット線Ｂ
ｌ、Ｂ５．Ｂ９　、Ｂ＋３と各ブロック毎に設けられた
ブロック内Ｉ１０データ線３０．３１，３２．３３とが
電気的接続される。

ブロック内Ｉ１０データ線３０，３１，３２．３３はそ
れぞれヒユーズＦ３０１　Ｂ３１．　Ｂ３２．　Ｂ３３
を介してＩ１０データ線り、、Ｄ２＋　Ｂ３．Ｂ４に電
気的接続される。

Ｉｈ７＋ＢＩ８＋’ＢＩ９．Ｂ２０は予備ビット線であ
り、正規のビット線Ｂ＋−Ｂ＋６の１ブロツクと同様に
４個の列アドレスの各々に対応して１本ずつ、計４本存
在する。各予備ビット線ＢＩ７〜Ｂ２０１こは、第１図
に示すように、予備のメモリセルＭ　ｌ　７〜Ｍ＋２０
が接続されている。予備ビット線Ｂ　Ｉ　７〜Ｂ２０の
ブロックも列デコーダ１４を備え、ある列アドレスが選
択されると、列選択信号線Ｃ４Ｃ４２＋　Ｃ４３、Ｃ４
４のうちの１つ、例えば列選択信号線Ｃ４１が選択され
活性化される。すると、転送ゲートトランジスタＴ　Ｉ
　？　＋　Ｔ　Ｉ　８　＋　Ｔ　Ｉ　９　＋　Ｔ　２０
のうち、列選択信号線Ｃ４１がゲートに接続されたトラ
ンジスタＴ＋７が導通し、予備ビット線Ｂ１７と予備ビ
ット線ブロックのブロック内Ｉ１０データ線３４とが電
気的に接続される。

正規のビット線で、例えばヒツト線Ｂ１に電気的接続さ
れるメモリセル（例えばＭ＋、Ｍ＋ｏ＋）に欠陥がある
ことが発見された場合、Ｉ１０データ線Ｄ１　とブロッ
ク内Ｉ１０データ線３０との間をつなぐヒユーズＦ３０
をレーザービーム照射によって切断する。こうすること
によってＩ１０データ線Ｄ１には正規のメモリセル（例
えばＭ＋　、Ｍ＋ｏ＋）が電気的接続されな（なる。そ
して、その代りにヒユーズＦ１を切断し、転送ゲートト
ランジスタＴ２＋　＋　Ｔ２２．　Ｔ２３１　Ｔ２４の
うちＩ１０データ線Ｄ１と予備ブロック内Ｉ１０データ
線３４との間にあるトランジスタＴ２＋を導通状態にし
て、他のトランジスタＴ２２　、　Ｔ２３　、　Ｔ２４
を非導通状態のままにしておく。このようにすれば、不
良メモリセルのあるビット線Ｂ１を含む、ビット線Ｂ、
、Ｂ２゜Ｂ３．Ｂ４のブロックが、予備ビット線８１７
１　Ｂ　１８＋Ｂ　Ｉ！］　、　Ｂ　２０のブロックで
置き換えられたことになり、このメモリーチップは全体
として正常に動作するようになる。予備ブロック内Ｉ１
０データ線３４とＩ１０データ線Ｄｌ、　Ｂ２．　Ｂ３
．　Ｂ４との間を選択的に電気的接続するトランジスタ
Ｔ２Ｔ２２１Ｔ　２ＪＴ２４のゲート電位Ｅ　１．　Ｂ
２．　Ｂ３．　Ｂ４は通常はそれぞれヒμ−′；１４Ｆ
　−Ｆ　によってグランドレベルに維持されており、ト
ランジスタＴ２１゜Ｔ２２．Ｔ２３．Ｔ２４は非導通状
態となっている。しかしトランジスタＴ２＋のゲートと
グランドとの間のヒユーズＦ１を切断ずれは、メモリー
のブリヂャージ期間中にプリチャージ信号ＰＣによって
ｌ・ランジスタＴ２５が導通したとき、トランジスタＴ
　２１のゲート電位Ｅｌが電源電圧レベルにプリチャー
ジされ、その後もこの電圧レベルを保持するのて、トラ
ンジスタＴ２＋は常に導通状態となる。その結果、予備
ビット線Ｂ　１７＋　８１８＋　８１９＋　８２０が、
列アＩ・レスに従って、それぞれ列選択転送ゲートＩ・
ランジスタＴ＋７・ＴＩ８・ＴＩ９・Ｔ２Ｏ、およびヒ
ユーズＦ１によって制御される転送ゲートトランジスタ
Ｔ２＋を介してＩ１０データ線Ｄ１に電気的接続され、
不良メモリセルを含むビット線Ｂｌ、　Ｂ２゜Ｂ３＋　
８４に置き換わることになる。

以上の説明では、ビット線Ｂ１に電気的接続されるメモ
リセルに欠陥があるとしたが、ビット線Ｂ２．Ｂ３ある
いはＢ４に不良メモリセルがある場合、あるいはこれら
のうちの２木以」二に跨って不良がある場合でも、全く
同様にヒユーズＦ　＋　”　Ｆ　４のうちの２本以上を
切断することによって、不良ビット線を予備ビット線で
置き換えて、正常に動作するメモリチップを得ることが
できる。さらに−船釣に言うと、正規のビット線線Ｂｌ
、Ｂ２．・・・・・・Ｂｕｓ中にいかなる不良があって
も、それが−ブロック中に限られるならば、適当な２本
のヒユーズを切断することによって、不良を救済するこ
とができる。

以上の説明から明らかなように、本発明の第１の実施例
によれば、多ビツト構成半導体メモリデバイスのメモリ
セルアレーをレイアウト上の利点を有する入出力データ
の各ビット毎にまとめてブロック化した配置としながら
、発生頻度の高い複数列に跨る不良をも救済し得るよう
な、救済効率の高い冗長回路が得られる。従来の特定列
アドレスのビット線を置き換える方式でも、各ブロック
毎に複数の列アドレスを予備ビット線で置き換えられる
ようにすれば救済効率は高くなる。しかし、そうすると
各ブロック毎に複数の予備ビット線を備えなければなら
ないので、チップ面積が大きくなり、結局製造コストは
高くなってしまう。

特に入出力データのビット数が列アドレスの数と同程度
かあるいはそれ以上のときは本発明の冗長回路を用いた
方が、チップ面接も小さくなり、不良救済効率も高（な
り、製造コストが大幅に低くなる。

ところで、第１図の実施例においては、転送ゲートトラ
ンジスタＴ２．〜Ｔ２４のゲート電極とグランド間にそ
れぞれヒユーズＦ１〜Ｆ４が接続されている。そしてい
ずれかのヒユーズを切ると、ぞのヒユーズに対応するト
ランジスタのゲート電極に電源電圧Ｖｃｃが印加され、
そのトランジスタが導通状態となってビット線とデータ
線とが接続される。

ところが、このように構成すると、導通状態にあるトラ
ンジスタのゲート電位がフローティング状態となるため
、ノイズの影響を受けやすい。

第２図はこのような問題を解決することのできる本発明
の第２の実施例を示すものである。

第２図において、第１図と同一部分には同一符号を付し
て説明を省略し、第１図と異なる部分に着目して説明す
る。

第２図において、トランジスタＴ２９．　Ｔ２Ｏで構成
される電圧発生回路は、トランジスタのしまい値電圧よ
りわずかに高い電圧を発生する。この電圧がトランジス
タＴ２５〜Ｔ２Ｂのゲート電極に印加されるため、トラ
ンジスタＴ２５〜Ｔ２８は高い抵抗値をもつ。各トラン
ジスタＴ２５〜Ｔ２８のドレイン電極と各転送ゲートト
ランジスタＴ２１〜Ｔ２４の間にはインバータｌｌ−１
４が接続されている。ヒユーズＦ！〜Ｆ４は、各トラン
ジスタＴ２５〜Ｔ２Ｂのドレイン電極と電源電圧Ｖｃｃ
の間に接続されている。

次に、第２図の動作を説明する。

正規のメモリセルＭ　Ｉ−Ｍ　１１６に欠陥がないとき
は、すべてのヒユーズＦ１〜Ｆ５が接続されている。こ
のため、第３図のインバータ１１〜Ｉ４の入力側の電位
はほぼ電源電圧Ｖｃｃに等しい。したがってトランジス
タＴ２＋　　Ｔ０ｎのゲート電位Ｅ。

〜Ｅ４はグランド電位であり、トランジスタＴ２１〜Ｔ
２４が非導通状態となって、冗長回路は働かない。

一方、正規のメモリセルＭ１〜Ｍ１１６のいずれかに欠
陥があった場合、たとえばビット線Ｂｌ　に接続された
メモリセルＭ　１　、　Ｍ　＋　ｏ　＋に欠陥があった
場合は、第２図に示すヒユーズＦ１を切断する。

ヒユーズＦ１を切断すると、インバータ１１の入力側の
電位がグランドレベルになり、インバータ■１の出力電
位がほぼ電源電圧Ｖｃｃとなって転送ゲートトランジス
タＴ２＋が導通状態となる。このため、不良メモリセル
Ｍ＋、Ｍ＋旧のあるビット線Ｂ１を含む、ビット線Ｂｌ
、　Ｂ２．　Ｂ３．　Ｂ４のブブロックが、予備ビット
線Ｂ　１７．８１８・Ｂ１９・Ｂ２０のブロックで置き
換えられたことになり、このメモリーデバイスは全体と
して正常に動作することになる。

このように、本発明の第２の実施例によれば、ヒユーズ
Ｆ１〜Ｆ４を切断すると、対応する転送ゲートトランジ
スタＴ２１〜Ｔ２４のゲート電極がインバータ１１〜■
４およびトランジスタＴ２５〜Ｔ２Ｂを介してグランド
に接続される。いいかえれば、転送ゲートトランジスタ
Ｔ２１〜Ｔ２４のゲート電位がハイレベルの一定電位に
固定される。このため、第１図の実施例のようにゲート
電位がフローティング状態になることはなく、したがっ
て、ノイズの影響を受けにくい、安定した動作が期待で
きる。

ところで、第１図の実施例では、列デコーダ１０〜１４
で、各列デコーダの左側に接続されたビット線を選択す
る構成を示したが、実際のメモリデバイスにおいては、
第１図に示す列デコーダ１０〜１４の右側にも、列デコ
ーダ１０〜１４の左側に示されているものお同一のヒツ
ト線およびメモリセルが対称的に接続されることがある
。このようなメモリデバイスにおいて、第１図の実施例
に示すように、各列デコーダに対応してヒユーズＥ”３
０゜Ｆ３＋Ｉ　Ｆ３２．　Ｆ１ａを接続する構成にする
と、各列デコーダの左右両側にそれぞれヒユーズを設け
なければならないから、ヒユーズの数が多くなる。

また、第１図の構成では、ヒユーズＦ３（１”Ｆ１ａが
Ｉ／Ｏデータ線３０〜３３に接続されるから、メモリデ
バイスの電気特性がヒユーズＦ３０””’Ｆ３３による
影響を受けやすい。

第３図はこのような問題を解決する本発明の第３の実施
例を示すものである。第３図は１つの列デコーダ（ここ
では第１図の列デコーダ１．０　）の内部構成を示して
いる。

第３図において、トランジスタＴｌ０Ｉ〜ＴＩＩＧは列
デコート回路を構成している。各列選択信号線Ｃｏｔ〜
ＣＯ４はトランジスタＴロア〜Ｔｌ２Ｏを介してグラン
ドに接続されている。トランジスタＴ１２２゜Ｔ１２３
で構成される電圧発生回路は、トランジスタのしきい値
電圧よりわずかに高い電圧を発生する。この電圧がトラ
ンジスタＴ１２１のゲート電極に印加されるため、トラ
ンジスタＴ１２Ｉは高い抵抗値をもつ。列デコード回路
およびトランジスタＴ１２１と電源電圧Ｖｃｃの間には
ヒユーズＦ５が接続されている。トランジスタＴ１２１
のトレイン電位は、インバータ■５を介してトランジス
タＴ１１７〜Ｔｌ２Ｏのゲート電極に印加される。

次に第３図の動作を説明する。

正規のメモリセルに欠陥がないときは、ヒユーズＦ５が
接続されている。このためインバータＩ５の入力側の電
位はほぼ電源電圧Ｖｃｃに等しく、インバータ■５の出
力電位はグランドレベルになる。したがってトランジス
タＴ１１７〜Ｔｌ２Ｏはすべて非導通状態にある。

一方、正規のメモリセルに欠陥があったときは、ヒユー
ズＦ５を切断する。すると、インバータＩ５の入力側の
電位がほぼグランドレベルになり、インバータＩ５の出
力電位がほぼ電源電圧となる。このため、トランジスタ
Ｔ１１７〜Ｔｌ２Ｏがすべて導通状態になり、すべての
列選択信号線Ｃｏｔ〜ＣＯ４が、不良メモリセルの存在
する列アドレスとは関係な（、−斉にグランドレベルに
なる。その結果、列デコーダ２０に対応するヒツト線Ｂ
１〜Ｂ４とＩ１０データ線Ｄ１〜Ｄ４を接続するための
すべての転送ゲートトランジスタＴ１〜Ｔ４が非導通状
態となる。

このように第３図の実施例によれば、ヒユーズＦ５が列
デコート回路と電源との間に接続されており、Ｉ１０デ
ータ線には接続されない。このため、ヒユーズＦ５によ
ってメモリデバイスの電気特性が悪影響を受けることは
ない。

また、第３図の右側に第３図の回路と対称な列デコード
回路等を接続し、さらにその右側に第１図に示したメモ
リセル、ヒツト線２列選択信号線と対称な回路を接続し
、ひ古つの列デコーダで左右両側のビット線を選択する
ように構成した場合、左右両側の回路に対して共通のひ
とつのヒユーズＦ５を設けるだけで、左右両側のヒツト
線を一度に切離すことができる。

ところで、画像処理用の特殊なメモリデバイスとして、
２種の列アドレスを有し、一方の列アドレスを用いて複
数のデータヒツトを入力すると、他方の列アドレスがそ
のデータの各ビットを指定するように機能するものが考
えられている。このようなメモリデバイスでは第１の列
アドレスに関して従来の方法、すなわち特定の列アドレ
スを有する列を予備列で置き換える列冗長回路を実施す
ると、その予備列は第２の列アドレスに関しては全アド
レスに対して１本ずつ存在することになり、とちらの列
アＩ〜レスに関しても有効に機能する列冗長回路の実現
が、従来の方法では不可能であった。

第４図はこのような問題を解決する本発明の第４の実施
例を示すものである。

第４図は、第５図に示した従来の冗長回路と、第１図に
示した第１の実施例の冗長回路を組合わせたものである
。

第１の列アドレスは第１の列デコーダ１５に入力される
。これらの第１の列アドレスについては冗長列デコーダ
１６を用いて冗長回路を実現する。これは第５図に示し
た従来の冗長回路と同一である。一方、第２の列アドレ
スは第２の列デコーダ１０，１１，１２．１３に入力さ
れる。これらの第２の列アドレスについては、第４図の
上方に示される回路、すなわち第１図の実施例と同一の
冗長回路が付加される。

このように、第４図の実施例によれば、２種の列アドレ
スを有する特殊なメモリデバイスに対する冗長回路の付
加が可能となる。

なお、第４図の実施例の冗長回路部分を第２図の実施例
に示す冗長回路に置き換えてもよいし、また第４図の実
施例の第２の列デコーダ１０〜１４の内部を第３図の実
施例のように構成してもよいことは言うまでもない。

また、上記いずれの実施例においても転送ゲートトラン
ジスタ等をエンハンスメントタイプのトランジスタとし
たが、デプレッションタイプのトランジスタでも実現で
きる。

発明の効果本発明は、メモリセルアレー中のメモリセル列に欠陥を
有する列があった場合、その列のビットＡｌｌ／○デー
タ線を共有するずへてのビット線を、列アドレスにかか
わりな（全てそのＩ／Ｏデータ線から切り離してしまい
、代りに各列アドレスに対応して設けられ、列アドレス
に従って選択される一部の予備ビット線を前記Ｉ１０デ
ータ線に電気的接続するものである。

このようにすれば、ビット線を対応するＩ１０データ線
毎にまとめて配置しながら、隣接する２本以上の列に跨
る欠陥があっても、それが同−Ｉ１０データ線のブロッ
ク内にある限り、全ての欠陥メモリセルを予備列のメモ
リセルで置き換えることが可能となる。したがって、メ
モリ構成の多ビット化に伴うチップ面積の増大や動作速
度の低下等を最小限に抑えながら、不良救済効率の高い
冗長回路が実現される。

【図面の簡単な説明】

第１図は本発明の第１の実施例における半導体メモリ装
置の回路図、第２図は本発明の第２の実施例における半
導体メモリ装置の回路図、第３図は本発明の第３の実施
例における半導体メモリ装置の回路図、第４図は本発明
の第４の実施例における半導体メモリ装置の回路図、第
５図、第６図は従来の半導体メモリ装置の回路図である
。Ｂｌ　〜ＢＩＧ・・・・・・正規のビット線、８１７〜
Ｂ２０・・・・・・予備のビット線、Ｄ、−Ｄ４・・・
・・・Ｉ１０データ線、Ｆｌ〜Ｆ’！、、Ｆ１ａ−Ｆ：
＋３−・”ヒユーズ、Ｍｌ　〜Ｍ１１６・・・・・・正
規のメモリセル、ＭＩ７〜ＭＢＯ・・・・・・予備のメ
モリセル、１０〜１４．２０〜２４・・・・・・列２つデコーダ。

Claims

【特許請求の範囲】

（１）複数のメモリセルを行列に配列し、かつ列がＭ個
（Ｍは２以上の整数）列アドレスの各々に対してＮ本（
Ｎは２以上の整数）ずつ存在するメモリセルアレー；Ｎ本のＩ／Ｏデータ線；前記Ｎ本のＩ／Ｏデータ線を、列アドレスにしたがって
、選択された列アドレスを有するＮ本の列の各々に電気
的に接続する第１の電気的接続手段；前記メモリセルアレーの一部の列と置き換え可能で、か
つ前記Ｍ個の列アドレスの各々に対応して少なくとも１
本ずつ存在する複数の予備列；前記Ｎ本のＩ／Ｏデータ線のうちの少なくとも１本の特
定のＩ／Ｏデータ線と、前記特定のＩ／Ｏデータ線に電
気的に接続される列とを電気的に分離する電気的分離手
段；列アドレスにしたがって、前記予備列を、前記特定のＩ
／Ｏデータ線に接続する第２の電気的接続手段；を備えた半導体メモリ装置。
（２）電気的分離手段および第２の電気的接続手段がそ
れぞれヒューズを含んでいることを特徴とする特許請求
の範囲第１項記載の半導体メモリ装置。
（３）第２の電気的接続手段が、予備列を列アドレスに
したがってＮ本のＩ／Ｏデータ線のうちの任意の１本に
接続するためのＮ個の転送ゲートトランジスタ；前記各転送ゲートトランジスタのゲート電極に電源電圧
を印加する手段；前記各転送ゲートトランジスタのゲート電極と基準電位
点の間に接続されたＮ個のヒューズ：を含んでいること
を特徴とする特許請求の範囲第１項記載の半導体メモリ
装置。
（４）第２の電気的接続手段が、予備列を列アドレスに
したがってＮ本のＩ／Ｏデータ線のうちの任意の１本に
接続するためのＮ個の転送ゲートトランジスタ；前記各転送ゲートトランジスタのゲート電極にインバー
タを介して基準電位を印加する手段：前記各インバータ
の入力端と電源電位点の間にそれぞれ接続されたＮ個の
ヒューズ；前記各インバータの入力端と基準電位点の間にそれぞれ
接続されたＮ個の高抵抗素子：を含んでいることを特徴とする特許請求の範囲第１項記
載の半導体メモリ装置。
（５）電気的分離手段が、各Ｉ／Ｏデータ線に対応して
少なくとも１本ずつ設けられたヒューズ：特定のＩ／Ｏ
データ線に対するヒューズの切断によって、前記特定の
Ｉ／Ｏデータ線に関わる列選択信号線を、列アドレスに
かかわらず非活性状態に固定する手段；を含んでいることを特徴とする特許請求の範囲第１項記
載の半導体メモリ装置。
（６）複数のメモリセルを行列に配列し、かつその中の
Ｎ×Ｎ本（Ｎは２以上の整数）の列に対して第１および
第２の列アドレスが割り付けられており、第１の列アド
レスはＮ×Ｎ本中Ｎ本の列を一括して指定し、第２の列
アドレスは第１の列アドレスによって指定されたＮ本の
列の中から１本ずつ、全ての第１の列アドレスに対して
合計Ｎ本の列を一括して指定するメモリセルアレー；Ｎ本のＩ／Ｏデータ線；前記Ｎ本のＩ／Ｏデータ線を、前記第１の列アドレスに
したがって、選択された第１の列アドレスを有するＮ本
の列の各々に電気的に接続する第１の電気的接続手段；前記Ｎ本のＩ／Ｏデータ線を、前記第２の列アドレスに
したがって、選択された第２の列アドレスを有するＮ本
の列の各々に電気的に接続する第２の電気的接続手段；前記メモリセルアレーの一部の列と置き換え可能な少な
くともＮ本の予備列；前記第１の列アドレスの少なくとも１つの特定の列アド
レスに関して、前記特定の列アドレスが入力されたとき
、前記第１の電気的接続手段に代わって機能し、前記予
備列を前記Ｎ本のＩ／Ｏデータ線の各々に１本ずつ電気
的接続する第３の電気的接続手段；前記Ｎ本のＩ／Ｏデータ線のうちの少なくとも１本の特
定のＩ／Ｏデータ線と、前記メモリセルアレー中で前記
特定のＩ／Ｏデータ線に電気的接続される列とを電気的
に分離する電気的分離手段：前記第２の列アドレスにしたがって、前記予備列を前記
特定のＩ／Ｏデータ線に接続する第４の電気的接続手段
；を備えた半導体メモリ装置。
（７）電気的分離手段および第４の電気的接続手段がそ
れぞれヒューズを含んでいることを特徴とする特許請求
の範囲第６項記載の半導体メモリ装置。
（８）第４の電気的接続手段が、予備列を列アドレスに
したがってＮ本のＩ／Ｏデータ線のうちの任意の１本に
接続するためのＮ個の転送ゲートトランジスタ；前記各転送ゲートトランジスタのゲート電極に電源電圧
を印加する手段；前記各転送ゲートトランジスタのゲート電極と基準電位
点の間に接続されたＮ個のヒューズ；を含んでいること
を特徴とする特許請求の範囲第６項記載の半導体メモリ
装置。
（９）第４の電気的接続手段が、予備列を列アドレスに
したがってＮ本のＩ／Ｏデータ線のうちの任意の１本に
接続するためのＮ個の転送ゲートトランジスタ；前記各転送ゲートトランジスタのゲート電極にインバー
タを介して基準電位を印加する手段；前記各インバータ
の入力端と電源電位点の間にそれぞれ接続されたＮ個の
ヒューズ；前記各インバータの入力端と基準電位点の間にそれぞれ
接続されたＮ個の高抵抗素子；を含んでいることを特徴とする特許請求の範囲第６項記
載の半導体メモリ装置。
（１０）電気的分離手段が、各Ｉ／Ｏデータ線に対応し
て少なくとも１本ずつ設けられたヒューズ；特定のＩ／
Ｏデータ線に対するヒューズの切断によって、前記特定
のＩ／Ｏデータ線に関わる列選択信号線を、列アドレス
にかかわらず非活性状態に固定する手段、を含んでいることを特徴とする特許請求の範囲第６項記
載の半導体メモリ装置。