JPH0454319B2 - - Google Patents
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- JPH0454319B2 JPH0454319B2 JP1340737A JP34073789A JPH0454319B2 JP H0454319 B2 JPH0454319 B2 JP H0454319B2 JP 1340737 A JP1340737 A JP 1340737A JP 34073789 A JP34073789 A JP 34073789A JP H0454319 B2 JPH0454319 B2 JP H0454319B2
- Authority
- JP
- Japan
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- column
- column address
- columns
- data line
- data lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数のメモリセルを行列に配列したメ
モリセルアレーと複数のＩ／Ｏデータ線とを有す
る半導体メモリ装置、特にその冗長回路に関する
ものである。
モリセルアレーと複数のＩ／Ｏデータ線とを有す
る半導体メモリ装置、特にその冗長回路に関する
ものである。
従来の技術
半導体メモリの集積度の向上は著しく、ダイナ
ミツクランダム・アクセス・メモリ（DRAM）
においては、1Mビツトの容量を持つものが主流
になつてきている。このような大容量ランダム・
アクセス・メモリにおいては、製造コストを下げ
るために冗長回路を備えるのが一般的である。こ
れはメモリーチツプ上に正規のメモリセル以外に
予備のメモリセルを備え、ウエハー検査において
正規のメモリセルの一部に欠陥が発見された場
合、これを予備のメモリセルで置き換え、少数ビ
ツト不良チツプの救済を図るものである。具体的
には、複数のメモリセルを行列に配列したメモリ
セルアレー中で欠陥のあるメモリセルを含む行あ
るいは列を置き換えるための予備行あるいは予備
列、あるいはその両方を備え、欠陥のあるメモリ
セルを含む行あるいは列の行アドレスあるいは列
アドレスが選択されたとき、正規のメモリセルア
レー中の行あるいは列は選択せずに予備行あるい
は予備列を選択するようにするものである。
ミツクランダム・アクセス・メモリ（DRAM）
においては、1Mビツトの容量を持つものが主流
になつてきている。このような大容量ランダム・
アクセス・メモリにおいては、製造コストを下げ
るために冗長回路を備えるのが一般的である。こ
れはメモリーチツプ上に正規のメモリセル以外に
予備のメモリセルを備え、ウエハー検査において
正規のメモリセルの一部に欠陥が発見された場
合、これを予備のメモリセルで置き換え、少数ビ
ツト不良チツプの救済を図るものである。具体的
には、複数のメモリセルを行列に配列したメモリ
セルアレー中で欠陥のあるメモリセルを含む行あ
るいは列を置き換えるための予備行あるいは予備
列、あるいはその両方を備え、欠陥のあるメモリ
セルを含む行あるいは列の行アドレスあるいは列
アドレスが選択されたとき、正規のメモリセルア
レー中の行あるいは列は選択せずに予備行あるい
は予備列を選択するようにするものである。
半導体メモリの集積度の向上に伴うもう一つの
傾向として、ビツト構成の多様化がある。従来、
DRAMはコンピユータの主記憶として多量に使
用する場合が多かつたので、一度に一箇所のメモ
リセルにアクセスする×１ビツト構成のもので十
分であつた。しかし、ビツト当りコストの低下に
よつてDRAM応用分野が広がつてきたこと、１
チツプ上に集積できるメモリセルの数がきわめて
大きくなつてきたことなどによつて、数箇所のメ
モリセルを同時にアクセスする多ビツト構成
DRAMに対する需要も増えてきている。多ビツ
ト構成メモリとしては、現在、DRAMでは×４
ビツト構成のものが、スタチツク・ランダム・ア
クセス・メモリ（SRAM）では×８ビツト構成
のものが多いが、今後は×16ビツト構成、×32ビ
ツト構成、さらには×64ビツト構成のメモリも必
要になつてくると予想される。
傾向として、ビツト構成の多様化がある。従来、
DRAMはコンピユータの主記憶として多量に使
用する場合が多かつたので、一度に一箇所のメモ
リセルにアクセスする×１ビツト構成のもので十
分であつた。しかし、ビツト当りコストの低下に
よつてDRAM応用分野が広がつてきたこと、１
チツプ上に集積できるメモリセルの数がきわめて
大きくなつてきたことなどによつて、数箇所のメ
モリセルを同時にアクセスする多ビツト構成
DRAMに対する需要も増えてきている。多ビツ
ト構成メモリとしては、現在、DRAMでは×４
ビツト構成のものが、スタチツク・ランダム・ア
クセス・メモリ（SRAM）では×８ビツト構成
のものが多いが、今後は×16ビツト構成、×32ビ
ツト構成、さらには×64ビツト構成のメモリも必
要になつてくると予想される。
このような多ビツト構成のメモリデバイスに従
来の冗長回路を適用した例を第５図および第６図
に示す。第５図，第６図においては、説明を簡単
にするため、×４ビツト構成で、列アドレスの数
が４の場合について図示した。また、列線やＩ／
Ｏデータ線は実際には相補データのための線を含
めて２本で一対となつている場合が多いが、これ
も簡単のため１本の線で表している。
来の冗長回路を適用した例を第５図および第６図
に示す。第５図，第６図においては、説明を簡単
にするため、×４ビツト構成で、列アドレスの数
が４の場合について図示した。また、列線やＩ／
Ｏデータ線は実際には相補データのための線を含
めて２本で一対となつている場合が多いが、これ
も簡単のため１本の線で表している。
第５図は共通列アドレスを有するビツト線（列
線）が隣接配置されている場合の例である。ビツ
ト線B1，B2，……，B16は正規のビツト線であ
る。D1，D2，D3，D4は入出力データ４ビツトの
各々に対応するＩ／Ｏデータ線である。トランジ
スタT1，T2，……，T16は、正規の列デコーダ１
０によつてデコードされ、活性化された列選択信
号線C1，C2，C3，C4に従つて、正規のビツト線
B1〜B16とＩ／Ｏデータ線D1〜D4とを電気的に接
続する。B17，B18，B19，B20は予備ビツト線で
あり、Ｉ／Ｏデータ線D1〜D4に電気的接続され
るいずれかの正規のビツト線B1〜B16上のメモリ
セルに欠陥があつた場合、その正規のビツト線
B1〜B16を予備のビツト線B17〜B20に置き換え
る。冗長列デコーダ２０は、欠陥のあるメモリセ
ルを含む列アドレスが選択されたとき、冗長列選
択信号線C5を活性化する。これによつて、トラ
ンジスタT17，T18，T19，T20が導通し、予備ビ
ツト線B17〜B20がＩ／Ｏデータ線D1〜D4に電気
的接続される。同時に、正規のメモリセルに欠陥
がなければこの列アドレスで活性化されるはずの
列選択信号線が非活性のままになるようにする。
冗長列選択信号線を活性化するときの列アドレス
は、ウエハー検査で欠陥メモリセルを発見した
後、あらかじめチツプ上に形成しておいたヒユー
ズの一部をレーザーで切断して設定される。
線）が隣接配置されている場合の例である。ビツ
ト線B1，B2，……，B16は正規のビツト線であ
る。D1，D2，D3，D4は入出力データ４ビツトの
各々に対応するＩ／Ｏデータ線である。トランジ
スタT1，T2，……，T16は、正規の列デコーダ１
０によつてデコードされ、活性化された列選択信
号線C1，C2，C3，C4に従つて、正規のビツト線
B1〜B16とＩ／Ｏデータ線D1〜D4とを電気的に接
続する。B17，B18，B19，B20は予備ビツト線で
あり、Ｉ／Ｏデータ線D1〜D4に電気的接続され
るいずれかの正規のビツト線B1〜B16上のメモリ
セルに欠陥があつた場合、その正規のビツト線
B1〜B16を予備のビツト線B17〜B20に置き換え
る。冗長列デコーダ２０は、欠陥のあるメモリセ
ルを含む列アドレスが選択されたとき、冗長列選
択信号線C5を活性化する。これによつて、トラ
ンジスタT17，T18，T19，T20が導通し、予備ビ
ツト線B17〜B20がＩ／Ｏデータ線D1〜D4に電気
的接続される。同時に、正規のメモリセルに欠陥
がなければこの列アドレスで活性化されるはずの
列選択信号線が非活性のままになるようにする。
冗長列選択信号線を活性化するときの列アドレス
は、ウエハー検査で欠陥メモリセルを発見した
後、あらかじめチツプ上に形成しておいたヒユー
ズの一部をレーザーで切断して設定される。
第６図は同一Ｉ／Ｏデータ線に電気的接続され
るビツト線が隣接配置されている場合の例であ
る。第６図に示すように正規のビツト線B1，B2，
……，B16は対応するＩ／Ｏデータ線毎に４つの
ブロツクに分割して配置されている。この場合列
デコーダ１０，１１，１２，１３は各ブロツク毎
に配置され、列アドレスに従つて列選択信号線
C01，C02，C03，C04，C11，C12，C13，C14，C21，
C22，C23，C24，C31，C32，C33，C34のうち各ブ
ロツクから１つずつ、例えば列選択信号線C01，
C11，C21，C31を活性化する。予備ビツト線B17，
B18，B19，B20，冗長列デコーダ２０，２１，２
２，２３も各ブロツク毎にそれぞれ１つずつ配置
される。欠陥のあるメモリセルが有する列アドレ
スが選択された場合、冗長列選択信号線C05，
C15，C25，C35が全て活性化され、トランジスタ
T17，T18，T19，T20が導通し、予備ビツト線
B17，B18，B19，B20がそれぞれＩ／Ｏデータ線
D1，D2，D3，D4に電気的接続される。同時に、
各々の列デコーダ１０〜１３において、正規のメ
モリセルに欠陥がなければこの列アドレスで活性
化されるはずの列選択信号線が非活性のままとな
る。
るビツト線が隣接配置されている場合の例であ
る。第６図に示すように正規のビツト線B1，B2，
……，B16は対応するＩ／Ｏデータ線毎に４つの
ブロツクに分割して配置されている。この場合列
デコーダ１０，１１，１２，１３は各ブロツク毎
に配置され、列アドレスに従つて列選択信号線
C01，C02，C03，C04，C11，C12，C13，C14，C21，
C22，C23，C24，C31，C32，C33，C34のうち各ブ
ロツクから１つずつ、例えば列選択信号線C01，
C11，C21，C31を活性化する。予備ビツト線B17，
B18，B19，B20，冗長列デコーダ２０，２１，２
２，２３も各ブロツク毎にそれぞれ１つずつ配置
される。欠陥のあるメモリセルが有する列アドレ
スが選択された場合、冗長列選択信号線C05，
C15，C25，C35が全て活性化され、トランジスタ
T17，T18，T19，T20が導通し、予備ビツト線
B17，B18，B19，B20がそれぞれＩ／Ｏデータ線
D1，D2，D3，D4に電気的接続される。同時に、
各々の列デコーダ１０〜１３において、正規のメ
モリセルに欠陥がなければこの列アドレスで活性
化されるはずの列選択信号線が非活性のままとな
る。
発明が解決しようとする課題
ところで、不良メモリセルの発生する状況は完
全にランダムではなく、隣り合つたメモリセルが
同時に不良となる場合、あるいは隣り合つたビツ
ト線間が短絡して２本の列が同時に不良になる場
合も多く見られる。ところが、第６図に示した列
冗長回路では、各ブロツク毎に１本のビツト線が
冗長ビツト線で置き換えられるだけなので、上下
に隣り合つたメモリセルが同時に不良となつた場
合や隣接するビツト線間が短絡して不良となつた
場合には、これを救済するのは不可能である。し
たがつて第６図の場合には、冗長回路による不良
救済率があまり高くならないという欠点がある。
全にランダムではなく、隣り合つたメモリセルが
同時に不良となる場合、あるいは隣り合つたビツ
ト線間が短絡して２本の列が同時に不良になる場
合も多く見られる。ところが、第６図に示した列
冗長回路では、各ブロツク毎に１本のビツト線が
冗長ビツト線で置き換えられるだけなので、上下
に隣り合つたメモリセルが同時に不良となつた場
合や隣接するビツト線間が短絡して不良となつた
場合には、これを救済するのは不可能である。し
たがつて第６図の場合には、冗長回路による不良
救済率があまり高くならないという欠点がある。
一方、第５図の場合には不良メモリセルが２つ
以上の列に跨つて存在していても、それが同一列
アドレスの範囲内であれば予備ビツト線で置き換
え可能であるという利点がある。しかし、第５図
の場合にはビツト線とＩ／Ｏデータ線とを電気的
接続する転送ゲートトランジスタT1，T2，……，
T20がＩ／Ｏデータ線配線領域内にＩ／Ｏデータ
線D1〜D4と重なつて配置されるため、これがレ
イアウト上の制約となつてチツプ面積が第６図の
場合よりも大きくなる。トランジスタをＩ／Ｏデ
ータ線配線領域下に形成せずに、各トランジスタ
T1，T2，……，T20のドレーンとＩ／Ｏデータ線
D1〜D4との間をＩ／Ｏデータ線D1〜D4と交差す
る配線でつなぐ方法も考えられるが、第５図の場
合はそうすると各ビツト線毎に１本ずつ交差配線
を設けなければならなくなり、各ブロツク毎に１
本の交差配線で済む第６図の場合に比べて、Ｉ／
Ｏデータ線D1〜D4の配線容量が大幅に増え、動
作速度の大幅な低下を招いてしまう。このような
チツプ面積の増大、あるいは動作速度の低下とい
つた問題は、入出力データのビツト数が増えるに
したがつて重大なものになる。
以上の列に跨つて存在していても、それが同一列
アドレスの範囲内であれば予備ビツト線で置き換
え可能であるという利点がある。しかし、第５図
の場合にはビツト線とＩ／Ｏデータ線とを電気的
接続する転送ゲートトランジスタT1，T2，……，
T20がＩ／Ｏデータ線配線領域内にＩ／Ｏデータ
線D1〜D4と重なつて配置されるため、これがレ
イアウト上の制約となつてチツプ面積が第６図の
場合よりも大きくなる。トランジスタをＩ／Ｏデ
ータ線配線領域下に形成せずに、各トランジスタ
T1，T2，……，T20のドレーンとＩ／Ｏデータ線
D1〜D4との間をＩ／Ｏデータ線D1〜D4と交差す
る配線でつなぐ方法も考えられるが、第５図の場
合はそうすると各ビツト線毎に１本ずつ交差配線
を設けなければならなくなり、各ブロツク毎に１
本の交差配線で済む第６図の場合に比べて、Ｉ／
Ｏデータ線D1〜D4の配線容量が大幅に増え、動
作速度の大幅な低下を招いてしまう。このような
チツプ面積の増大、あるいは動作速度の低下とい
つた問題は、入出力データのビツト数が増えるに
したがつて重大なものになる。
本発明はこのような従来の問題を解決する半導
体メモリ装置を提供するものである。
体メモリ装置を提供するものである。
課題を解決するための手段
本発明は上記問題点を解決するため、正規のメ
モリセルについてはレイアウト上有利な第６図の
場合と同様な回路および配置としながら、特定の
列アドレスを有するビツト線を予備ビツト線で置
き換える代わりに、特定のＩ／Ｏデータ線に電気
的接続されるべきビツト線を予備ビツト線で置き
換えるように冗長回路を構成するものである。す
なわち、欠陥を有する列があつた場合、その列の
ビツト線とＩ／Ｏデータ線を共有するすべてのビ
ツト線を、列アドレスにかかわりなく全てその
Ｉ／Ｏデータ線から切り離してしまい、代りに各
列アドレスに対応して設けられ、列アドレスに従
つて選択される一群の予備ビツト線を前記Ｉ／Ｏ
データ線に電気的接続するものである。
モリセルについてはレイアウト上有利な第６図の
場合と同様な回路および配置としながら、特定の
列アドレスを有するビツト線を予備ビツト線で置
き換える代わりに、特定のＩ／Ｏデータ線に電気
的接続されるべきビツト線を予備ビツト線で置き
換えるように冗長回路を構成するものである。す
なわち、欠陥を有する列があつた場合、その列の
ビツト線とＩ／Ｏデータ線を共有するすべてのビ
ツト線を、列アドレスにかかわりなく全てその
Ｉ／Ｏデータ線から切り離してしまい、代りに各
列アドレスに対応して設けられ、列アドレスに従
つて選択される一群の予備ビツト線を前記Ｉ／Ｏ
データ線に電気的接続するものである。
作 用
上述の構成によれば、ビツト線を対応するＩ／
Ｏデータ線毎にまとめて配置しながら、隣接する
２本以上の列に跨る欠陥があつても、それが同一
Ｉ／Ｏデータ線のブロツク内にある限り、全ての
欠陥メモリセルを予備列のメモリセルで置き換え
ることが可能となる。したがつて、メモリ構成の
多ビツト化に伴うチツプ面積の増大や動作速度の
低下等を最小限に抑えながら、不良救済効率の高
い冗長回路が実現される。
Ｏデータ線毎にまとめて配置しながら、隣接する
２本以上の列に跨る欠陥があつても、それが同一
Ｉ／Ｏデータ線のブロツク内にある限り、全ての
欠陥メモリセルを予備列のメモリセルで置き換え
ることが可能となる。したがつて、メモリ構成の
多ビツト化に伴うチツプ面積の増大や動作速度の
低下等を最小限に抑えながら、不良救済効率の高
い冗長回路が実現される。
実施例
本発明による多ビツト構成半導体メモリの第１
の実施例を第１図に示す。第１図においても、第
５図，第６図と同じく、説明を簡単にするため、
×４ビツト構成で、列アドレスの数が４の場合に
ついて図示たし。第１図においてビツト線B1，
B2，……，B16は対応するＩ／Ｏデータ線毎に４
つのブロツクに分離して配置され、その各ブロツ
ク毎に４個の列アドレスの各々に対応する４本の
ビツト線が配置されている。各ビツト線B1〜B16
には、第１図に示すように正規のメモリセルM1
〜M116が接続されている。
の実施例を第１図に示す。第１図においても、第
５図，第６図と同じく、説明を簡単にするため、
×４ビツト構成で、列アドレスの数が４の場合に
ついて図示たし。第１図においてビツト線B1，
B2，……，B16は対応するＩ／Ｏデータ線毎に４
つのブロツクに分離して配置され、その各ブロツ
ク毎に４個の列アドレスの各々に対応する４本の
ビツト線が配置されている。各ビツト線B1〜B16
には、第１図に示すように正規のメモリセルM1
〜M116が接続されている。
したがつて、ある列アドレスが選択されると、
各ブロツク毎に設けられた列デコーダ１０，１
１，１２，１３によつて列選択信号線C01，C02，
C03，C04；C11，C12，C13，C14；C21，C22，C23，
C24；C31，C32，C33，C34のうち各ブロツクから
１つずつ、例えば列選択信号線C01，C11，C21，
C31が選択され活性化される。すると、転送ゲー
トトランジスタT1，T2，……，T16のうち、活性
化された列選択信号線がゲートに接続されたトラ
ンジスタT1，T5，T9，T13が導通し、ビツト線
B1，5，B9，B13と各ブロツク毎に設けられたブロ
ツク内Ｉ／Ｏデータ線３０，３１，３２，３３と
が電気的接続される。ブロツク内Ｉ／Ｏデータ線
３０，３１，３２，３３はそれぞれヒユーズF30，
F31，F32，F33を介してＩ／Ｏデータ線D1，D2，
D3，D4に電気的接続される。
各ブロツク毎に設けられた列デコーダ１０，１
１，１２，１３によつて列選択信号線C01，C02，
C03，C04；C11，C12，C13，C14；C21，C22，C23，
C24；C31，C32，C33，C34のうち各ブロツクから
１つずつ、例えば列選択信号線C01，C11，C21，
C31が選択され活性化される。すると、転送ゲー
トトランジスタT1，T2，……，T16のうち、活性
化された列選択信号線がゲートに接続されたトラ
ンジスタT1，T5，T9，T13が導通し、ビツト線
B1，5，B9，B13と各ブロツク毎に設けられたブロ
ツク内Ｉ／Ｏデータ線３０，３１，３２，３３と
が電気的接続される。ブロツク内Ｉ／Ｏデータ線
３０，３１，３２，３３はそれぞれヒユーズF30，
F31，F32，F33を介してＩ／Ｏデータ線D1，D2，
D3，D4に電気的接続される。
B17，B18，B19，B20は予備ビツト線であり、
正規のビツト線B1〜B16の１ブロツクと同様に４
個のアドレスの各々に対応して１本ずつ、計４本
存在する。各予備ビツト線B17〜B20には、第１
図に示すように、予備のメモリセルM17〜M120が
接続されている。予備ビツト線B17〜B20のブロ
ツクも列デコーダ１４を備え、ある列アドレスが
選択されると、列選択信号線C41，C42，C43，C44
のうちの１つ、例えば列選択信号線C41が選択さ
れ活性化される。すると、転送ゲートトランジス
タT17，T18，T19，T20のうち、列選択信号線C41
がゲートに接続されたトランジスタT17が導通
し、予備ビツト線B17と予備ビツト線ブロツクの
ブロツク内Ｉ／Ｏデータ線３４とが電気的に接続
される。
正規のビツト線B1〜B16の１ブロツクと同様に４
個のアドレスの各々に対応して１本ずつ、計４本
存在する。各予備ビツト線B17〜B20には、第１
図に示すように、予備のメモリセルM17〜M120が
接続されている。予備ビツト線B17〜B20のブロ
ツクも列デコーダ１４を備え、ある列アドレスが
選択されると、列選択信号線C41，C42，C43，C44
のうちの１つ、例えば列選択信号線C41が選択さ
れ活性化される。すると、転送ゲートトランジス
タT17，T18，T19，T20のうち、列選択信号線C41
がゲートに接続されたトランジスタT17が導通
し、予備ビツト線B17と予備ビツト線ブロツクの
ブロツク内Ｉ／Ｏデータ線３４とが電気的に接続
される。
正規のビツト線で、例えばビツト線B1に電気
的接続されるメモリセル（例えばM1，M101）に
欠陥があることが発見された場合、Ｉ／Ｏデータ
線D1とブロツク内Ｉ／Ｏデータ線３０との間を
つなぐヒユーズF30をレーザービーム照射によつ
て切断する。こうすることによつてＩ／Ｏデータ
線D1には正規のメモリセル（例えばM1，M101）
が電気的接続されなくなる。そして、その代りに
ヒユーズF1を切断し、転送ゲートトランジスタ
T21，T22，T23，T24のうちＩ／Ｏデータ線D1と
予備ブロツク内Ｉ／Ｏデータ線３４との間にある
トランジスタT21を導通状態にして、他のトラン
ジスタT22，T24を非導通状態のままにしておく。
このようにすれば、不良メモリセルのあるビツト
線B1を含む、ビツト線B1，B2，B3，B4のブロツ
クが、予備ビツト線B17，B18，B19，B20のブロ
ツクで置き換えられたことになり、このメモリー
チツプは全体として正常に動作するようになる。
予備ブロツク内Ｉ／Ｏデータ線３４とＩ／Ｏデー
タ線D1，D2，D3，D4との間を選択的に電気的接
続するトランジスタT21，T22，T23，T24のゲー
ト電位E1，E2，E3，E4は通常はそれぞれヒユー
ズF1〜F4によつてグランドレベルに維持されて
おり、トランジスタT21，T22，T23，T24は非導
通状態となつている。しかしトランジスタT21の
ゲートとグランドとの間のヒユーズF1を切断す
れば、メモリーのプリチヤージ期間中にプリチヤ
ージ信号PCによつてトランジスタT25が導通した
とき、トランジスタT21のゲート電位E1が電源電
圧レベルにプリチヤージされ、その後もこの電圧
レベルを保持するので、トランンジスタT21は常
に導通状態となる。その結果、予備ビツト線
B17，B18，B19，20が、列アドレス従つて、それぞ
れ列選択転送ゲートトランジスタT17，T18，
T19，T20、およびヒユーズF1によつて制御され
る転送ゲートトランジスタT21を介してＩ／Ｏデ
ータ線D1電気的接続され、不良メモリセルを含
むビツト線B1，B2，B3，B4に置き換わることに
なる。
的接続されるメモリセル（例えばM1，M101）に
欠陥があることが発見された場合、Ｉ／Ｏデータ
線D1とブロツク内Ｉ／Ｏデータ線３０との間を
つなぐヒユーズF30をレーザービーム照射によつ
て切断する。こうすることによつてＩ／Ｏデータ
線D1には正規のメモリセル（例えばM1，M101）
が電気的接続されなくなる。そして、その代りに
ヒユーズF1を切断し、転送ゲートトランジスタ
T21，T22，T23，T24のうちＩ／Ｏデータ線D1と
予備ブロツク内Ｉ／Ｏデータ線３４との間にある
トランジスタT21を導通状態にして、他のトラン
ジスタT22，T24を非導通状態のままにしておく。
このようにすれば、不良メモリセルのあるビツト
線B1を含む、ビツト線B1，B2，B3，B4のブロツ
クが、予備ビツト線B17，B18，B19，B20のブロ
ツクで置き換えられたことになり、このメモリー
チツプは全体として正常に動作するようになる。
予備ブロツク内Ｉ／Ｏデータ線３４とＩ／Ｏデー
タ線D1，D2，D3，D4との間を選択的に電気的接
続するトランジスタT21，T22，T23，T24のゲー
ト電位E1，E2，E3，E4は通常はそれぞれヒユー
ズF1〜F4によつてグランドレベルに維持されて
おり、トランジスタT21，T22，T23，T24は非導
通状態となつている。しかしトランジスタT21の
ゲートとグランドとの間のヒユーズF1を切断す
れば、メモリーのプリチヤージ期間中にプリチヤ
ージ信号PCによつてトランジスタT25が導通した
とき、トランジスタT21のゲート電位E1が電源電
圧レベルにプリチヤージされ、その後もこの電圧
レベルを保持するので、トランンジスタT21は常
に導通状態となる。その結果、予備ビツト線
B17，B18，B19，20が、列アドレス従つて、それぞ
れ列選択転送ゲートトランジスタT17，T18，
T19，T20、およびヒユーズF1によつて制御され
る転送ゲートトランジスタT21を介してＩ／Ｏデ
ータ線D1電気的接続され、不良メモリセルを含
むビツト線B1，B2，B3，B4に置き換わることに
なる。
以上の説明では、ビツト線B1に電気的接続さ
れるメモリセルに欠陥があるとしたが、ビツト線
B2，B3あるいはB4に不良メモリセルがある場合、
あるいはこれらのうちの２本以上に跨つて不良が
ある場合でも、全く同様にヒユーズF1〜F4のう
ちの１本を切断することによつて、不良ビツト線
を予備ビツト線で置き換えて、正常に動作するメ
モリチツプを得ることができる。さらに一般的に
言うと、正規のビツト線B1，B2，……，B16中に
いかなる不良があつても、それが一ブロツク中に
限られるならば、適当な２本のヒユーズを切断す
ることによつて、不良を救済することができる。
れるメモリセルに欠陥があるとしたが、ビツト線
B2，B3あるいはB4に不良メモリセルがある場合、
あるいはこれらのうちの２本以上に跨つて不良が
ある場合でも、全く同様にヒユーズF1〜F4のう
ちの１本を切断することによつて、不良ビツト線
を予備ビツト線で置き換えて、正常に動作するメ
モリチツプを得ることができる。さらに一般的に
言うと、正規のビツト線B1，B2，……，B16中に
いかなる不良があつても、それが一ブロツク中に
限られるならば、適当な２本のヒユーズを切断す
ることによつて、不良を救済することができる。
以上の説明から明らかなように、本発明の第１
の実施例によれば、多ビツト構成半導体メモリデ
バイスのメモリセルアレーをレイアウト上の利点
を有する入出力データの各ビツト毎にまとめてブ
ロツク化した配置としながら、発生頻度の高い複
数列に跨る不良をも救済し得るような、救済効率
の高い冗長回路が得られる。従来の特定列アドレ
スのビツト線を置き換える方式でも、各ブロツク
毎に複数の列アドレスを予備ビツト線で置き換え
られるようにすれば救済効率は高くなる。しか
し、そうすると各ブロツク毎に複数の予備ビツト
線を備えなければならないので、チツプ面積が大
きくなり、結局製造コストは高くなつてしまう。
特に入出力データのビツト線が列アドレスの数と
同程度かあるいはそれ以上のときは本発明の冗長
回路を用いた方が、チツ面積も小さくなり、不良
数救済率も高くなり、製造コストが大幅に低くな
る。
の実施例によれば、多ビツト構成半導体メモリデ
バイスのメモリセルアレーをレイアウト上の利点
を有する入出力データの各ビツト毎にまとめてブ
ロツク化した配置としながら、発生頻度の高い複
数列に跨る不良をも救済し得るような、救済効率
の高い冗長回路が得られる。従来の特定列アドレ
スのビツト線を置き換える方式でも、各ブロツク
毎に複数の列アドレスを予備ビツト線で置き換え
られるようにすれば救済効率は高くなる。しか
し、そうすると各ブロツク毎に複数の予備ビツト
線を備えなければならないので、チツプ面積が大
きくなり、結局製造コストは高くなつてしまう。
特に入出力データのビツト線が列アドレスの数と
同程度かあるいはそれ以上のときは本発明の冗長
回路を用いた方が、チツ面積も小さくなり、不良
数救済率も高くなり、製造コストが大幅に低くな
る。
ところで、第１図の実施例においては、転送ゲ
ートトランジスタT21〜T4のゲード電極とグラン
ド間それぞれヒユーズF1〜F4が接続されている。
そしていずれかのヒユーズを切ると、そのヒユー
ズに対応するトラジスタのゲート電極に電源電圧
Vccが印加され、そのトランジスタが導通状態と
なつてビツト線とデータ線とが接続される。
ートトランジスタT21〜T4のゲード電極とグラン
ド間それぞれヒユーズF1〜F4が接続されている。
そしていずれかのヒユーズを切ると、そのヒユー
ズに対応するトラジスタのゲート電極に電源電圧
Vccが印加され、そのトランジスタが導通状態と
なつてビツト線とデータ線とが接続される。
ところが、このように構成すると、導通状態に
あるトランジスタのゲート電位がフローテイング
状態となるため、ノイズの影響を受けやすい。
あるトランジスタのゲート電位がフローテイング
状態となるため、ノイズの影響を受けやすい。
第２図はこのような問題を解決することのでき
る本明第２の実施例を示すものである。
る本明第２の実施例を示すものである。
第２図において、第１図と同一部分には同一符
号を付して説明を省略し、第１図と異なる部分に
着目して説明する。
号を付して説明を省略し、第１図と異なる部分に
着目して説明する。
第２図において、トランジスタT29，T30で構
成される電圧発生回路は、トランジスタのしきい
値電圧よりわずかに高い電圧を発生する。この電
圧がトランジスタT25〜T28のゲート電極に印加
されるため、トランジスタT25〜T28は高い抵抗
値をもつ。各トランジスタT25〜T28ドレイン電
極と各転送ゲートトランジスタT21〜T24間には
インバータI1〜I4が接続されている。ヒユーズF1
〜F4は、各トランジスタT25〜T28のドレイン電
極と電源電圧Vccの間に描続されている。
成される電圧発生回路は、トランジスタのしきい
値電圧よりわずかに高い電圧を発生する。この電
圧がトランジスタT25〜T28のゲート電極に印加
されるため、トランジスタT25〜T28は高い抵抗
値をもつ。各トランジスタT25〜T28ドレイン電
極と各転送ゲートトランジスタT21〜T24間には
インバータI1〜I4が接続されている。ヒユーズF1
〜F4は、各トランジスタT25〜T28のドレイン電
極と電源電圧Vccの間に描続されている。
次に、第２図の動作を説明する。
正規のメモリセルM1〜M116に欠陥がないとき
は、すべてのヒユーズF1〜F5が接続されている。
このため、第２図のインバータI1〜I4の入力側の
電位はほぼ電源電圧Vccに等しい。したがつてト
ランジスタT21−T24のゲート電位E1〜E4はグラ
ンド電位であり、トラジスタT21〜T24が非導通
状態となつて、冗長回路は働かない。
は、すべてのヒユーズF1〜F5が接続されている。
このため、第２図のインバータI1〜I4の入力側の
電位はほぼ電源電圧Vccに等しい。したがつてト
ランジスタT21−T24のゲート電位E1〜E4はグラ
ンド電位であり、トラジスタT21〜T24が非導通
状態となつて、冗長回路は働かない。
一方、正規のメモリセルM1〜M116のいずれか
に欠陥があつた場合、たとえばビツト線B1に接
続されたメモリセルM1，M101に欠陥があた場合
は、第２図に示すヒユーズF1を切断する。
に欠陥があつた場合、たとえばビツト線B1に接
続されたメモリセルM1，M101に欠陥があた場合
は、第２図に示すヒユーズF1を切断する。
ヒユーズF1を切断すると、インバータI1の入力
側の電位がグランドレベルになり、インバータI1
の出力電位がほぼ電源電圧Vccとなつて転送ゲー
トトランジスタT21が導通状態となる。このた
め、不良メモリセルM1，M101のあるビツト線B1
を含む、ビツト線B1，B2，B3，B4のブブロツク
が、予備ビツト線B17，B18，B19，B20のブロツ
クで置き換えられたことなり、このメモリーデバ
イスは全体として正常に動作することになる。
側の電位がグランドレベルになり、インバータI1
の出力電位がほぼ電源電圧Vccとなつて転送ゲー
トトランジスタT21が導通状態となる。このた
め、不良メモリセルM1，M101のあるビツト線B1
を含む、ビツト線B1，B2，B3，B4のブブロツク
が、予備ビツト線B17，B18，B19，B20のブロツ
クで置き換えられたことなり、このメモリーデバ
イスは全体として正常に動作することになる。
このように、本発明の第２の実施例によれば、
ヒユーズF1〜F4を切断すると、対応する転送ゲ
ートトランジスタT21〜T24のゲート電極がイン
バータI1〜I4およびトランジスタT25〜T28を介し
てグランドに接続される。いいかえれば、転送ゲ
ートトランジスタT21〜T24のゲート電位がハイ
レベルの一定電位に固定される。このため、第１
図の実施例のようにゲート電位がフローテイング
状態になることはなく、したがつて、ノイズ影響
を受けにくい、安定した動作が期待できる。
ヒユーズF1〜F4を切断すると、対応する転送ゲ
ートトランジスタT21〜T24のゲート電極がイン
バータI1〜I4およびトランジスタT25〜T28を介し
てグランドに接続される。いいかえれば、転送ゲ
ートトランジスタT21〜T24のゲート電位がハイ
レベルの一定電位に固定される。このため、第１
図の実施例のようにゲート電位がフローテイング
状態になることはなく、したがつて、ノイズ影響
を受けにくい、安定した動作が期待できる。
ところで、第１図の実施例では、列デコーダ１
０〜１４で、各列デコーダの左側に接続されたビ
ツト線を選択する構成を示したが、実際のメモリ
デバイスにおいては、第１図に示す列デコーダ１
０〜１４の右側にも、列デコーダ１０〜１４の左
側に示されているものと同一のビツト線およびメ
モリセルが対称的に接続されることがある。この
ようなメモリデバイスにおいて、第１図の実施例
に示すように、各列デコーダに対応してヒユーズ
F30，F31，F32，F33を接続する構成にすると、各
列デコーダの左右両側にそれぞれヒユーズを設け
なければならないから、ヒユーズ数が多くなる。
また、第１図の構成では、ヒユーズF30〜F33が
Ｉ／Ｏデータ線３０〜３３に接続されるから、メ
モリデバイスの電気特性がヒユーズF30〜F33によ
る影響を受けやすい。
０〜１４で、各列デコーダの左側に接続されたビ
ツト線を選択する構成を示したが、実際のメモリ
デバイスにおいては、第１図に示す列デコーダ１
０〜１４の右側にも、列デコーダ１０〜１４の左
側に示されているものと同一のビツト線およびメ
モリセルが対称的に接続されることがある。この
ようなメモリデバイスにおいて、第１図の実施例
に示すように、各列デコーダに対応してヒユーズ
F30，F31，F32，F33を接続する構成にすると、各
列デコーダの左右両側にそれぞれヒユーズを設け
なければならないから、ヒユーズ数が多くなる。
また、第１図の構成では、ヒユーズF30〜F33が
Ｉ／Ｏデータ線３０〜３３に接続されるから、メ
モリデバイスの電気特性がヒユーズF30〜F33によ
る影響を受けやすい。
第３図はこのような問題を解決する本発明の第
３の実施例を示すものである。第３図は１つの列
デコーダ（ここでは第２回の列デコーダ２０）の
内部構成を示している。
３の実施例を示すものである。第３図は１つの列
デコーダ（ここでは第２回の列デコーダ２０）の
内部構成を示している。
第３図において、トランジスタT101〜T116は列
デコード回路を構成している。各列選択信号線
C01〜C04はトランジスタT117〜T120を介してグラ
ンドに接続されている。トランジスタT122，T123
で構成される電圧発発生回路は、トランジスタの
しきい値電圧よりわずかに高い電圧を発生する。
この電圧がトランジスタT121のゲート電極に印加
されるため、トランジスタT121は高い抵抗値をも
つ。列デコード回路およびトランジスタT121と電
源電圧Vccの間にはヒユーズF5が接続されてい
る。トランジスタT121のドレイン電位は、インバ
ータI5を介してトランジスタT117〜T120ゲート電
極に印加される。
デコード回路を構成している。各列選択信号線
C01〜C04はトランジスタT117〜T120を介してグラ
ンドに接続されている。トランジスタT122，T123
で構成される電圧発発生回路は、トランジスタの
しきい値電圧よりわずかに高い電圧を発生する。
この電圧がトランジスタT121のゲート電極に印加
されるため、トランジスタT121は高い抵抗値をも
つ。列デコード回路およびトランジスタT121と電
源電圧Vccの間にはヒユーズF5が接続されてい
る。トランジスタT121のドレイン電位は、インバ
ータI5を介してトランジスタT117〜T120ゲート電
極に印加される。
次に第３図の動作を説明する。
正規のメモリセルに欠陥がないときは、ヒユー
ズF5が接続されている。このためインバータI5の
入力側の電位はほぼ電源電圧Vccに等しく、イン
バータI5の出力電位はグランドレベルになる。し
たがつてトランジスタT117〜T120はすべて非導通
状態にある。
ズF5が接続されている。このためインバータI5の
入力側の電位はほぼ電源電圧Vccに等しく、イン
バータI5の出力電位はグランドレベルになる。し
たがつてトランジスタT117〜T120はすべて非導通
状態にある。
一方、正規のメモリセルに欠陥があつたとき
は、ヒユーズF5を切断する。すると、インバー
タI5入力側電位がほぼグランドレベルになり、イ
ンバータI5の出力電位がほぼ電源電圧となる。こ
のため、トランジスタT117〜T120がすべて導通状
態になり、すべての列選択信号線C01〜C04が、不
良メモリセルの存在する列アドレスとは関係な
く、一斉にグランドレベルになる。その結果、列
デコーダ２０に対応するビツト線B1〜B4とＩ／
Ｏデータ線D1を接続するためのすべての転送ゲ
ートトランジスタT1〜T4が非導通状態となる。
は、ヒユーズF5を切断する。すると、インバー
タI5入力側電位がほぼグランドレベルになり、イ
ンバータI5の出力電位がほぼ電源電圧となる。こ
のため、トランジスタT117〜T120がすべて導通状
態になり、すべての列選択信号線C01〜C04が、不
良メモリセルの存在する列アドレスとは関係な
く、一斉にグランドレベルになる。その結果、列
デコーダ２０に対応するビツト線B1〜B4とＩ／
Ｏデータ線D1を接続するためのすべての転送ゲ
ートトランジスタT1〜T4が非導通状態となる。
このように第３図の実施例によれば、ヒユーズ
F5が列デコード回路と電源との間に接続されて
おり、Ｉ／Ｏデータ線には接続されない。このた
め、ヒユーズF5によつてメモリデバイスの電気
特性が悪影響を受けることはない。
F5が列デコード回路と電源との間に接続されて
おり、Ｉ／Ｏデータ線には接続されない。このた
め、ヒユーズF5によつてメモリデバイスの電気
特性が悪影響を受けることはない。
また、第３図の右側に第３図の回路と対称な列
デコード回路等を接続し、さらにその右側に第１
図に示したメモリセル，ビツト線、列選択信号線
と対称な回路を接続し、ひとつの列デコーダで左
右両側のビツト線を選択するように構成した場
合、左右両側の回路に対して共通のひとつのヒユ
ーズF5を設けるだけで、左右両側のビツト線を
一度に切離すことができる。
デコード回路等を接続し、さらにその右側に第１
図に示したメモリセル，ビツト線、列選択信号線
と対称な回路を接続し、ひとつの列デコーダで左
右両側のビツト線を選択するように構成した場
合、左右両側の回路に対して共通のひとつのヒユ
ーズF5を設けるだけで、左右両側のビツト線を
一度に切離すことができる。
ところで、画像処理用の特殊なメモリデバイス
として、２種の列アドレスを有し、一方の列アド
レスを用いて複数のデータビツトを入力すると、
他方の列アドレスがそのデータの各ビツトを指定
するように機能するものが考えられている。この
ようなメモリデバイスでは第１の列アドレスに関
して従来の方法、すなわち特定の列アドレスを有
する列を予備列で置き換える列冗長回路を実施す
ると、その予備列は第２の列アドレスに関しては
全アドレスに対して１本ずつ存在することにな
り、どちらの列アドレスに関しても有効に機能す
る列冗長回路の実現が、従来の方法では不可能で
あつた。
として、２種の列アドレスを有し、一方の列アド
レスを用いて複数のデータビツトを入力すると、
他方の列アドレスがそのデータの各ビツトを指定
するように機能するものが考えられている。この
ようなメモリデバイスでは第１の列アドレスに関
して従来の方法、すなわち特定の列アドレスを有
する列を予備列で置き換える列冗長回路を実施す
ると、その予備列は第２の列アドレスに関しては
全アドレスに対して１本ずつ存在することにな
り、どちらの列アドレスに関しても有効に機能す
る列冗長回路の実現が、従来の方法では不可能で
あつた。
第４図はこのような問題を解決する本発明の第
４の実施例を示すものである。
４の実施例を示すものである。
第４図は、第５図に示した従来の冗長回路と、
第１図に示した第１の実施例の冗長回路を組合わ
せたものである。
第１図に示した第１の実施例の冗長回路を組合わ
せたものである。
第１の列アドレスは第１の列デコーダ１５に入
力される。これらの第１の列アドレスについては
冗長列デコーダ１６を用いて冗長回路を実現す
る。これは第５図に示した従来の冗長回路と同一
である。一方、第２の列アドレスは第２の列デコ
ーダ１０，１１，１２，１３に入力される。これ
らの第２の列アドレスについては、第４図の上方
に示される回路、すなわち第１図の実施例と同一
の冗長回路が付加される。
力される。これらの第１の列アドレスについては
冗長列デコーダ１６を用いて冗長回路を実現す
る。これは第５図に示した従来の冗長回路と同一
である。一方、第２の列アドレスは第２の列デコ
ーダ１０，１１，１２，１３に入力される。これ
らの第２の列アドレスについては、第４図の上方
に示される回路、すなわち第１図の実施例と同一
の冗長回路が付加される。
このように、第４図の実施例によれば、２種の
列アドレスを有する特殊なメモリデバイスに対す
る冗長回路の付加が可能となる。
列アドレスを有する特殊なメモリデバイスに対す
る冗長回路の付加が可能となる。
なお、第４図の実施例の冗長回路部分を第２図
の実施例に示す冗長回路に置き換えてもよいし、
また第４図の実施例の第２の列デコーダ１０〜１
４の内部を第３図の実施例のように構成してもよ
いことは言うまでもない。
の実施例に示す冗長回路に置き換えてもよいし、
また第４図の実施例の第２の列デコーダ１０〜１
４の内部を第３図の実施例のように構成してもよ
いことは言うまでもない。
また、上記いずれの実施例においても転送ゲー
トトランジスタ等をエンハンスメントタイプのト
ランジスタとしたが、テプレツシヨンタイプのト
ランジスタでも実現できる。
トトランジスタ等をエンハンスメントタイプのト
ランジスタとしたが、テプレツシヨンタイプのト
ランジスタでも実現できる。
発明の効果
本発明は、メモリセルアレー中のメモリセル列
に欠陥を有する列があつた場合、その列のビツト
線とＩ／Ｏデータ線を共有するすべてのビツト線
を、列アドレスにかかわりなく全てそのＩ／Ｏデ
ータ線から切り離してしまい、代りに各列アドレ
スに対応して設けられ、列アドレスに従つて選択
される一群の予備ビツト線が前記Ｉ／Ｏデータ線
に電気的接続するものである。
に欠陥を有する列があつた場合、その列のビツト
線とＩ／Ｏデータ線を共有するすべてのビツト線
を、列アドレスにかかわりなく全てそのＩ／Ｏデ
ータ線から切り離してしまい、代りに各列アドレ
スに対応して設けられ、列アドレスに従つて選択
される一群の予備ビツト線が前記Ｉ／Ｏデータ線
に電気的接続するものである。
このようにすれば、ビツト線を対応するＩ／Ｏ
データ線毎にまとめて配置しながら、隣接する２
本以上の列に跨る欠陥があつても、それが同一
Ｉ／Ｏデータ線のブロツ内にある限り、全ての欠
陥メモリセルを予備列のメモリセルで置き換える
ことが可能となる。したがつて、メモリ構成の多
ビツト化に伴うチツプ面積の増大や動作速度の低
下等を最小限に抑えながら、不良救済効率の高い
冗長回路が実現される。
データ線毎にまとめて配置しながら、隣接する２
本以上の列に跨る欠陥があつても、それが同一
Ｉ／Ｏデータ線のブロツ内にある限り、全ての欠
陥メモリセルを予備列のメモリセルで置き換える
ことが可能となる。したがつて、メモリ構成の多
ビツト化に伴うチツプ面積の増大や動作速度の低
下等を最小限に抑えながら、不良救済効率の高い
冗長回路が実現される。
第１図は本発明の第１の実施例における半導体
メモリ装置の回路図、第２図は本発明の第２の実
施例における半導体メモリ装置の回路図、第３図
は本発明の第３の実施例における半導体メモリ装
置の回路図、第４図は本発明の第４の実施例にお
ける半導体メモリ装置の回路図、第５図，第６図
は従来の半導体メモリ装置の回路図である。 B1〜B16…正規のビツト線、B17〜B20…予備の
ビツト線、D1〜D4…Ｉ／Ｏデータ線、F1〜F5，
F30，F33…ヒユーズ、M1〜M116…正規のメモリ
セル、M17〜M120…予備のメモリセル、１０〜１
４，２０〜２４…列デコーダ。
メモリ装置の回路図、第２図は本発明の第２の実
施例における半導体メモリ装置の回路図、第３図
は本発明の第３の実施例における半導体メモリ装
置の回路図、第４図は本発明の第４の実施例にお
ける半導体メモリ装置の回路図、第５図，第６図
は従来の半導体メモリ装置の回路図である。 B1〜B16…正規のビツト線、B17〜B20…予備の
ビツト線、D1〜D4…Ｉ／Ｏデータ線、F1〜F5，
F30，F33…ヒユーズ、M1〜M116…正規のメモリ
セル、M17〜M120…予備のメモリセル、１０〜１
４，２０〜２４…列デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルを行列に配列し、かつ列が
Ｍ個（Ｍは２以上の整数）の列アドレスの各々に
対してＮ本（Ｎは２以上の整数）ずつ存在するメ
モリセルアレー； Ｎ本のＩ／Ｏデータ線； 前記Ｎ本のＩ／Ｏデータ線を、列アドレスにし
たがつて、選択された列アドレスを有するＮ本の
列の各々に電気的に接続する第１の電気的接続手
段； 前記メモリセルアレーの一部の列と置き換え可
能で、かつ前記Ｍ個の列アドレスの各々に対応し
て少なくとも１本ずつ存在する複数の予備列； 前記Ｎ本のＩ／Ｏデータ線のうちの少なくとも
１本の特定のＩ／Ｏデータ線と、前記特定のＩ／
Ｏデータ線に電気的に接続される列とを電気的に
分離する電気的分離手段； 列アドレスにしたがつて、前記予備列を、前記
特定のＩ／Ｏデータ線に接続する第２の電気的接
続手段； を備えた半導体メモリ装置。 ２ 電気的分離手段および第２の電気的分離手段
がそれぞれヒユーズを含んでいることを特徴とす
る請求項１記載の半導体メモリ装置。 ３ 第２の電気的接続手段が、 予備列を列アドレスにしたがつてＮ本のＩ／Ｏ
データ線のうち任意の１本に接続するためのＮ個
の転送ゲートトランジスタ； 前記各転送ゲートトランジスタのゲート電極一
定電圧を印加する手段； 前記各転送ゲートトランジスタのゲート電極と
基準電位点の間に接続されたＮ個のヒユーズ； を含んでいることを特徴とする請求項１記載の半
導体メモリ装置。 ４ 第２の電気的接続手段が、 予備列を列アドレスにしたがつてＮ本のＩ／Ｏ
データ線のうちの任意の１本に接続するためのＮ
個の転送ゲートトランジスタ； 前記各転送ゲートトランジスタのゲート電極に
インバータを介して一定電圧を印加する手段； 前記各インバータの入力端と電源電位点の間に
それぞれ接続されたＮ個のヒユーズ； 前記各インバータの入力端と基準電位点の間に
それぞれ接続されたＮ個の高抵抗素子； を含んでいることを特徴とする請求項１記載の半
導体メモリ装置。 ５ 電気的分離手段が、 各Ｉ／Ｏデータ線に対応して少なくとも１本ず
つ設けられたヒユーズ； 特定のＩ／Ｏデータ線に対するヒユーズの切断
によつて、前記特定のＩ／Ｏデータ線に関わる列
選択信号線を、各アドレスにかかわらず非活性状
態に固定する手段； を含んでいることを特徴とする請求項１記載の半
導体メモリ装置。 ６ 複数のメモリセルは行列に配列し、かつその
中のＮ×Ｍ本（Ｎは２以上の整数）の列に対して
第１および第２の列アドレスが割り付けられてお
り、第１の列アドレスはＮ×Ｍ本中Ｎ本の列を一
括して指定し、第２の列アドレスは第１の列アド
レスによつて指定されたＮ本の列の中から１本ず
つ、全ての第１の列アドレスに対して合計Ｎ本の
列を一括して指定するメモリセルアレー； Ｎ本のＩ／Ｏデータ線； 前記Ｎ本のＩ／Ｏデータ線を、前記第１の列ア
ドレスにしたがつて、選択された第１の列アドレ
スを有するＮ本の列の各々に電気的に接続する第
１の電気的接続手段； 前記Ｎ本のＩ／Ｏデータ線を、前記第２の列ア
ドレスにしたがつて、選択された第２の列アドレ
スを有するＮ本の列の各々に電気的に接続する第
２の電気的接続手段； 前記メモリセルアレーの一部の列と置き換え可
能な少なくともＮ本の予備列； 前記第１の列アドレスの少なくとも１つの特定
の列アドレスに関して、前記特定の列アドレスが
入力されたとき、前記第１の電気的接続手段に代
わつて機能し、前記予備列を前記Ｎ本のＩ／Ｏデ
ータ線の各々に１本ずつ電気的に接続する第３の
電気的接続手段： 前記Ｎ本のＩ／Ｏデータ線のうちの少なくとも
１本の特定のＩ／Ｏデータ線と、前記メモリセル
アレー中で前記特定のＩ／Ｏデータ線に電気的に
接続される列とを電気的に分離する電気的分離手
段； 前記第２の列アドレスにしたがつて、前記予備
列を前記特定のＩ／Ｏデータ線に接続する第４の
電気的接続手段； を備えた半導体メモリ装置。 ７ 電気的分離手段および第４の電気的接続手段
がそれぞれヒユーズを含んでいることを特徴とす
る請求項６記載の半導体メモリ装置。 ８ 第４の電気的接続手段が、 予備列を列アドレスにしたがつてＮ本のＩ／Ｏ
データ線のうちの任意の１本に接続するためのＮ
個の転送ゲートトランジスタ； 前記各転送ゲートトランジスタゲート電極に一
定電圧を印加する手段； 前記各転送ゲートトランジスタのゲート電極と
基準電位点の間に接続されたＮ個のヒユーズ； を含んでいることを特徴とする請求項６記載の半
導体メモリ装置。 ９ 第４の電気的接続手段が、 予備列を列アドレスにしたがつてＮ本のＩ／Ｏ
データ線のうちの任意の１本に接続するためのＮ
個の転送ゲートトランジスタ； 前記各転送ゲートトランジスタのゲート電極に
インバータを介して一定電圧を印加する手段； 前記各インバータの入力端と電源電位点の間に
それぞれ接続されたＮ個のヒユーズ； 前記各インバータの入力端と基準電位点の間に
それぞれ接続されたＮ個の高抵抗素子； を含んでいることを特徴とする請求項６記載の半
導体メモリ装置。 １０ 電気的分離手段が、 各Ｉ／Ｏデータ線に対応して少なくとも１本ず
つ設けられたヒユーズ； 特定のＩ／Ｏデータ線に対するヒユーズの切断
によつて、前記特定のＩ／Ｏデータ線に関わる列
選択信号線を、列アドレスにかかわらず非活性状
態に固定する手段； を含んでいることを特徴とする請求項６記載の半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340737A JPH02276098A (ja) | 1989-01-10 | 1989-12-29 | 半導体メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP315989 | 1989-01-10 | ||
| JP1-3159 | 1989-01-23 | ||
| JP1340737A JPH02276098A (ja) | 1989-01-10 | 1989-12-29 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276098A JPH02276098A (ja) | 1990-11-09 |
| JPH0454319B2 true JPH0454319B2 (ja) | 1992-08-31 |
Family
ID=26336672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340737A Granted JPH02276098A (ja) | 1989-01-10 | 1989-12-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02276098A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5841500A (ja) * | 1981-08-24 | 1983-03-10 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 欠陥分離用デコ−ダ |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| JP2590897B2 (ja) * | 1987-07-20 | 1997-03-12 | 日本電気株式会社 | 半導体メモリ |
-
1989
- 1989-12-29 JP JP1340737A patent/JPH02276098A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02276098A (ja) | 1990-11-09 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |