JPH02276269A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02276269A JPH02276269A JP1098110A JP9811089A JPH02276269A JP H02276269 A JPH02276269 A JP H02276269A JP 1098110 A JP1098110 A JP 1098110A JP 9811089 A JP9811089 A JP 9811089A JP H02276269 A JPH02276269 A JP H02276269A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/533—Cross-sectional shape
- H10W72/534—Cross-sectional shape being rectangular
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5475—Dispositions of multiple bond wires multiple bond wires connected to common bond pads at both ends of the wires
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
半導体装置内のキャパシタの接地構造、特にＭＭＩＣ（
Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ）の
ＭＩＭ （ＭｅｔａｌＩｎｓｕｌａｔｏｒ Ｍｅｔａｌ
）構造キャパシタの接地構造に関し。
Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ）の
ＭＩＭ （ＭｅｔａｌＩｎｓｕｌａｔｏｒ Ｍｅｔａｌ
）構造キャパシタの接地構造に関し。
低接地インダクタンス、小占有面積の特徴を有するバイ
ア孔方式によって機械的なストレスフリーのキャパシタ
接地構造を得ることを目的とし。
ア孔方式によって機械的なストレスフリーのキャパシタ
接地構造を得ることを目的とし。
基板上に、順に積層された下部電極、誘電体膜。
上部電極で構成されるキャパシタと、該基板の下側に接
地電位に接続される接地導電層とを有し。
地電位に接続される接地導電層とを有し。
該基板は該キャパシタの下側に貫通孔が形成され。
該下部電極は該貫通孔を通じて該接地導電層と電気的に
接続され、該誘電体膜及び該上部電極は該貫通孔に対応
する部分が欠如されたパターンに形成されているように
構成する。
接続され、該誘電体膜及び該上部電極は該貫通孔に対応
する部分が欠如されたパターンに形成されているように
構成する。
本発明は半導体装置内のキャパシタの接地構造。
特に１１ＣのＭＩＭ構造キャパシタの接地構造に関する
。
。
半絶縁性（Ｓｌ−）ＧａＡｓ基板を用いたＭＭＩＣには
ＭＩＭ構造の平行平板型キャパシタが多く用いられてい
る。
ＭＩＭ構造の平行平板型キャパシタが多く用いられてい
る。
本発明は、 ＭＩＭ構造のキャパシタの低インダクタン
スの高周波接地構造として使用できる。
スの高周波接地構造として使用できる。
基板として１例えば５ｒ−ＧａＡｓ基板を用いたＭＭＩ
Ｃにおいては、 ＭＩＭ構造のキャパシタが随所に用い
られている。
Ｃにおいては、 ＭＩＭ構造のキャパシタが随所に用い
られている。
このキャパシタは１回路によりキャパシタの片側を接地
するものも多数ある。
するものも多数ある。
この場合の高周波接地構造としては１次のものがある。
■ 極細ワイヤボンディング方式
（又はリボンボンディング方式）
第２図は極細ワイヤボンディングによる接地構造を説明
する平面図である。
する平面図である。
図において、絶縁性基板１上に順次キャパシタ下部電極
２．誘電体嗅３．キャパシタ上部電極４が形成され、基
板下に形成されている接地（ＧＮＤ）面と下部電極２と
を極細ワイヤ７でボンディングした構造である。
２．誘電体嗅３．キャパシタ上部電極４が形成され、基
板下に形成されている接地（ＧＮＤ）面と下部電極２と
を極細ワイヤ７でボンディングした構造である。
■ バイア（Ｖｉａ）孔方式
５ｒ−ＧａＡｓ基板を貫通するバイア孔を開け、この孔
を通じて導通をとり接地する方式である。
を通じて導通をとり接地する方式である。
第３図はバイア孔方式の接地構造を説明する断面図であ
る。
る。
図において、 ５ｒ−ＧａＡｓ基板１上に順次キャパシ
タ下部電極２．誘電体膜３．キャパシタ上部電極４が形
成され、下部電極２はキャパシタ部より延長した部分で
、バイア孔５内及び基板裏面に形成された接地導電層（
接地面）６に接続される。
タ下部電極２．誘電体膜３．キャパシタ上部電極４が形
成され、下部電極２はキャパシタ部より延長した部分で
、バイア孔５内及び基板裏面に形成された接地導電層（
接地面）６に接続される。
μ波帯、或いは１１１１１１波帯においては、キャパシ
タと接地電位間に直列に入る接地インダクタンスＬ（ｉ
ＮＤは回路の安定性や高利得を得るためにできるだけ小
さいことが望ましい。例えば、 ２ ＧＨｚ帯ではし。
タと接地電位間に直列に入る接地インダクタンスＬ（ｉ
ＮＤは回路の安定性や高利得を得るためにできるだけ小
さいことが望ましい。例えば、 ２ ＧＨｚ帯ではし。
。＜ １ ｎＨが必要となる。
そのためと、配置の自由度の点からバイア孔方式がよく
使われる。
使われる。
バイア孔方式ではＬＧＮＤ ＜ ０．１ ｎＨの低接地
インダクタンスが得られる。
インダクタンスが得られる。
ところが、 １０ Ｇｌｌｚ以上の周波数帯ではもっと
小さい接地インダクタンスが要求されることと、キャパ
シタの占有面積を小さくするために第３図を変形して第
４図の構造のものが用いられるようになった。
小さい接地インダクタンスが要求されることと、キャパ
シタの占有面積を小さくするために第３図を変形して第
４図の構造のものが用いられるようになった。
第４図は従来例の図で、改良型のバイア孔方式の接地構
造を説明する断面図である。
造を説明する断面図である。
第３図においてはバイア孔をキャパシタの外に設けたの
に対して、第４図の構造はキャパシタの真下に設けて、
キャパシタ配置の占有面積を小さくしている。
に対して、第４図の構造はキャパシタの真下に設けて、
キャパシタ配置の占有面積を小さくしている。
しかしながら、このような構造を持ったチップを、 Ａ
ｕＳｎ又はＡｕＧｅ等のろう材を用いてステージにボン
ディングする際に、バイア孔内の接地導電層（金あるい
は銀メツキ［）６がろう材と溶融し。
ｕＳｎ又はＡｕＧｅ等のろう材を用いてステージにボン
ディングする際に、バイア孔内の接地導電層（金あるい
は銀メツキ［）６がろう材と溶融し。
凝固する際に機械的なストレスが発生し、キャパシタ部
を膨らませたり凹ませたりして変形させ。
を膨らませたり凹ませたりして変形させ。
誘電体（ｓｉ３Ｎ４．又は５ｉ（ｈ）層にクラックを発
生させ、そのクシツクに金属が侵入してキャパシタを短
絡させ、或いは動作中に短絡させたりする事故が生ずる
ことがわかった。
生させ、そのクシツクに金属が侵入してキャパシタを短
絡させ、或いは動作中に短絡させたりする事故が生ずる
ことがわかった。
本発明は低接地インダクタンス、小占有面積の特徴を有
するバイア孔方式によって機械的なストレスフリーのキ
ャパシタ接地構造を得ることを目的とする。
するバイア孔方式によって機械的なストレスフリーのキ
ャパシタ接地構造を得ることを目的とする。
（課題を解決するための手段）
上記課題の解決は、基板上に順に積層された下部電極、
誘電体膜、上部電極で構成されるキャパシタと、慢基板
の下側に接地電位に接続される接地導電層とを有し、該
基板は該キャパシタの下側に貫通孔が形成され、該下部
電極は該貫通孔を通じて該接地導電層と電気的に接続さ
れ、該誘電体膜及び該上部電極は該貫通孔に対応する部
分が欠如されたパターンに形成されている半導体装置に
より達成される。
誘電体膜、上部電極で構成されるキャパシタと、慢基板
の下側に接地電位に接続される接地導電層とを有し、該
基板は該キャパシタの下側に貫通孔が形成され、該下部
電極は該貫通孔を通じて該接地導電層と電気的に接続さ
れ、該誘電体膜及び該上部電極は該貫通孔に対応する部
分が欠如されたパターンに形成されている半導体装置に
より達成される。
本発明は、ストレスが発生するバイア孔上部にはキャパ
シタ構造を形成しないで下部電極のみを残して接地接続
を可能にすることにより、チップのろう付けの際のスト
レスを緩和して、製造歩留の低下と素子の信頼性の低下
を防止するようにしたものである。
シタ構造を形成しないで下部電極のみを残して接地接続
を可能にすることにより、チップのろう付けの際のスト
レスを緩和して、製造歩留の低下と素子の信頼性の低下
を防止するようにしたものである。
（実施例〕
第１図（１）、 ’（２）は本発明の一実施例によるバ
イア孔方式の接地構造を説明する断面図と平面図である
。
イア孔方式の接地構造を説明する断面図と平面図である
。
図において、厚さ７５μｍの５ｌ−ＧａＡｓ基板１上に
！ｌｌｉ次キャパシタ下部電極２．誘電体膜３．キャパ
シタ上部電極４が形成され、下部電極２はキャパシタ部
分でバイア孔５内及び基板裏面に形成された接地導電層
６に接続される。
！ｌｌｉ次キャパシタ下部電極２．誘電体膜３．キャパ
シタ上部電極４が形成され、下部電極２はキャパシタ部
分でバイア孔５内及び基板裏面に形成された接地導電層
６に接続される。
誘電体膜３．キャパシタ上部電極４はバイア孔５の上部
で欠如したパターンに形成する。
で欠如したパターンに形成する。
ここで、キャパシタは
下部電極２が厚さ０．３μｍのＡｕＧｅＮｉＡｕ膜。
誘電体膜３が厚さ０．２μｍのＳｉ３Ｎ４膜５上部電極
４が厚さ２μｍのＡｕメツキ膜で構成される。
４が厚さ２μｍのＡｕメツキ膜で構成される。
又、接地導電層６は厚さ１５μｍのＡｕメツキ膜で形成
される。
される。
前記したように、キャパシタ接地構造において考慮しな
ければならない点は次のように要約することができる。
ければならない点は次のように要約することができる。
■ キャパシタは低接地インダクタンス、低直列抵抗で
あること。
あること。
■ チップ上のキャパシタ配置に自由度があること。
■ キャパシタ配置の占有面積が小さいこと。
この例においては、上記の考慮点■および■は第３図と
第４図の構造の中間位の値となるが、キャパシタを短絡
させる致命的な欠陥を生じることはない。
第４図の構造の中間位の値となるが、キャパシタを短絡
させる致命的な欠陥を生じることはない。
ろう材にＡｕＳｎを用いてチップのろう付けを行ったと
ころ、多数試料についてキャパシタの短絡は全熱発生し
なかった。従って、製造歩留の向上と素子の信頬性向上
に有効であることが確かめられた。又、接地インダクタ
ンスは０．０５ ｎｌｌと低い値が得られた。
ころ、多数試料についてキャパシタの短絡は全熱発生し
なかった。従って、製造歩留の向上と素子の信頬性向上
に有効であることが確かめられた。又、接地インダクタ
ンスは０．０５ ｎｌｌと低い値が得られた。
第５図（１）、 （２）は本発明を適用したＭ旧Ｃの一
例を示す平面図と回路図である。
例を示す平面図と回路図である。
このＭＭＩＣは１〜８ ＧＨｚ広帯広帯域２輻増（利得
＃ ８ ｄｌｌ ）で、チップサイズ１．３ ｍｍＸ１
．７ ｍｍの５ｒ−ＧａＡｓ基板に形成され、キャパシ
タＣ２＋ Ｃ４に本発明が適用されている。
＃ ８ ｄｌｌ ）で、チップサイズ１．３ ｍｍＸ１
．７ ｍｍの５ｒ−ＧａＡｓ基板に形成され、キャパシ
タＣ２＋ Ｃ４に本発明が適用されている。
ＧａＡｓ ＭＥＳ ＦＥＴ ｎｌｌ ｑ、はイオン注入
によりチャネル領域を形成し、抵抗Ｒも５４−ＧａＡｓ
基板にイオン注入して抵抗体としている。回路図の矩形
はマイクロストリップ線路を表している。
によりチャネル領域を形成し、抵抗Ｒも５４−ＧａＡｓ
基板にイオン注入して抵抗体としている。回路図の矩形
はマイクロストリップ線路を表している。
キャパシタＣ２は１個のバイア孔、キャパシタＣ４は２
個のバイア孔５を経由して、接地端子ＶＣＣに接続され
ている。
個のバイア孔５を経由して、接地端子ＶＣＣに接続され
ている。
以上説明したように本発明によれば、低接地インダクタ
ンス、小占有面積の特徴を有するバイア孔方式によって
機械的なストレスフリーのキャパシタ接地構造を得るこ
とができる。
ンス、小占有面積の特徴を有するバイア孔方式によって
機械的なストレスフリーのキャパシタ接地構造を得るこ
とができる。
従って、 ＭＭＩＣの製造歩留と信頼性を向上すること
ができる。
ができる。
第１図（１）、 （２）は本発明の一実施例によるバイ
ア孔方式の接地構造を説明する断面図と平面図化第２図
は極細ワイヤボンディングによる接地構造を説明する平
面図。 第３図はバイア孔方式の接地構造を説明する断面図。 第４図は従来例の図で、改良型のバイア孔方式の接地構
造を説明する断面図。 第５図（１）、 （２）は本発明を適用したＭＭＩＣの
一例を示す平面図と回路図である。 図において。 ｌは基板で５Ｉ−ＧａＡｓ基板。 ２はキャパシタ下部電極。 ３は誘電体膜。 ４はキャパシタ上部電極。 ５はバイア孔。 ６は接地溝を層 ワイヤ１ζＪる才表地１都し呻１Ｔｖ平障ｕｚ卒２図 バイアーＪＬ方戊の接地構造− 箒３ 図
ア孔方式の接地構造を説明する断面図と平面図化第２図
は極細ワイヤボンディングによる接地構造を説明する平
面図。 第３図はバイア孔方式の接地構造を説明する断面図。 第４図は従来例の図で、改良型のバイア孔方式の接地構
造を説明する断面図。 第５図（１）、 （２）は本発明を適用したＭＭＩＣの
一例を示す平面図と回路図である。 図において。 ｌは基板で５Ｉ−ＧａＡｓ基板。 ２はキャパシタ下部電極。 ３は誘電体膜。 ４はキャパシタ上部電極。 ５はバイア孔。 ６は接地溝を層 ワイヤ１ζＪる才表地１都し呻１Ｔｖ平障ｕｚ卒２図 バイアーＪＬ方戊の接地構造− 箒３ 図
Claims (1)
- 【特許請求の範囲】 基板上に順に積層された下部電極、誘電体膜、上部電極
で構成されるキャパシタと、 該基板の下側に接地電位に接続される接地導電層とを有
し、 該基板は該キャパシタの下側に貫通孔が形成され、 該下部電極は該貫通孔を通じて該接地導電層と電気的に
接続され、 該誘電体膜及び該上部電極は該貫通孔に対応する部分が
欠如されたパターンに形成されていることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098110A JP2513835B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098110A JP2513835B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276269A true JPH02276269A (ja) | 1990-11-13 |
| JP2513835B2 JP2513835B2 (ja) | 1996-07-03 |
Family
ID=14211189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098110A Expired - Lifetime JP2513835B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513835B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993020590A1 (en) * | 1992-04-03 | 1993-10-14 | Teledyne Monolithic Microwave | Metal-insulator-metal capacitor around via structure |
| JP2006173595A (ja) * | 2004-11-22 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそれを用いた車載レーダシステム |
| CN105280727A (zh) * | 2015-11-06 | 2016-01-27 | 中国电子科技集团公司第十三研究所 | 微波内匹配功率晶体管匹配电容及其制作方法 |
-
1989
- 1989-04-18 JP JP1098110A patent/JP2513835B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993020590A1 (en) * | 1992-04-03 | 1993-10-14 | Teledyne Monolithic Microwave | Metal-insulator-metal capacitor around via structure |
| JP2006173595A (ja) * | 2004-11-22 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそれを用いた車載レーダシステム |
| CN105280727A (zh) * | 2015-11-06 | 2016-01-27 | 中国电子科技集团公司第十三研究所 | 微波内匹配功率晶体管匹配电容及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2513835B2 (ja) | 1996-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080430 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term |